TimeQuest Timing Analyzer report for top
Fri Jan 13 16:57:26 2012
Quartus II 32-bit Version 11.1 Build 216 11/23/2011 Service Pack 1 SJ Web Edition


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; Table of Contents ;
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  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. Clocks
  5. Slow Model Fmax Summary
  6. Slow Model Setup Summary
  7. Slow Model Hold Summary
  8. Slow Model Recovery Summary
  9. Slow Model Removal Summary
 10. Slow Model Minimum Pulse Width Summary
 11. Slow Model Setup: 'u0|altpll_component|pll|clk[0]'
 12. Slow Model Hold: 'u0|altpll_component|pll|clk[0]'
 13. Slow Model Minimum Pulse Width: 'CLOCK_50'
 14. Slow Model Minimum Pulse Width: 'u0|altpll_component|pll|clk[0]'
 15. Setup Times
 16. Hold Times
 17. Clock to Output Times
 18. Minimum Clock to Output Times
 19. Fast Model Setup Summary
 20. Fast Model Hold Summary
 21. Fast Model Recovery Summary
 22. Fast Model Removal Summary
 23. Fast Model Minimum Pulse Width Summary
 24. Fast Model Setup: 'u0|altpll_component|pll|clk[0]'
 25. Fast Model Hold: 'u0|altpll_component|pll|clk[0]'
 26. Fast Model Minimum Pulse Width: 'CLOCK_50'
 27. Fast Model Minimum Pulse Width: 'u0|altpll_component|pll|clk[0]'
 28. Setup Times
 29. Hold Times
 30. Clock to Output Times
 31. Minimum Clock to Output Times
 32. Multicorner Timing Analysis Summary
 33. Setup Times
 34. Hold Times
 35. Clock to Output Times
 36. Minimum Clock to Output Times
 37. Setup Transfers
 38. Hold Transfers
 39. Report TCCS
 40. Report RSKM
 41. Unconstrained Paths
 42. TimeQuest Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2011 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
and other software and tools, and its AMPP partner logic 
functions, and any output files from any of the foregoing 
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; TimeQuest Timing Analyzer Summary                                                    ;
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; Quartus II Version ; Version 11.1 Build 216 11/23/2011 Service Pack 1 SJ Web Edition ;
; Revision Name      ; top                                                             ;
; Device Family      ; Cyclone II                                                      ;
; Device Name        ; EP2C70F896C6                                                    ;
; Timing Models      ; Final                                                           ;
; Delay Model        ; Combined                                                        ;
; Rise/Fall Delays   ; Unavailable                                                     ;
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Parallel compilation was disabled, but you have multiple processors available. Enable parallel compilation to reduce compilation time.
+-------------------------------------+
; Parallel Compilation                ;
+----------------------------+--------+
; Processors                 ; Number ;
+----------------------------+--------+
; Number detected on machine ; 2      ;
; Maximum allowed            ; 1      ;
+----------------------------+--------+


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; Clocks                                                                                                                                                                                                                                                          ;
+--------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+----------------------------------+------------------------------------+
; Clock Name                     ; Type      ; Period ; Frequency ; Rise  ; Fall   ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master   ; Source                           ; Targets                            ;
+--------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+----------------------------------+------------------------------------+
; CLOCK_50                       ; Base      ; 20.000 ; 50.0 MHz  ; 0.000 ; 10.000 ;            ;           ;             ;       ;        ;           ;            ;          ;          ;                                  ; { CLOCK_50 }                       ;
; u0|altpll_component|pll|clk[0] ; Generated ; 40.000 ; 25.0 MHz  ; 0.000 ; 20.000 ; 50.00      ; 2         ; 1           ;       ;        ;           ;            ; false    ; CLOCK_50 ; u0|altpll_component|pll|inclk[0] ; { u0|altpll_component|pll|clk[0] } ;
+--------------------------------+-----------+--------+-----------+-------+--------+------------+-----------+-------------+-------+--------+-----------+------------+----------+----------+----------------------------------+------------------------------------+


+--------------------------------------------------------------------+
; Slow Model Fmax Summary                                            ;
+----------+-----------------+--------------------------------+------+
; Fmax     ; Restricted Fmax ; Clock Name                     ; Note ;
+----------+-----------------+--------------------------------+------+
; 72.0 MHz ; 72.0 MHz        ; u0|altpll_component|pll|clk[0] ;      ;
+----------+-----------------+--------------------------------+------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


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; Slow Model Setup Summary                                ;
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; Clock                          ; Slack  ; End Point TNS ;
+--------------------------------+--------+---------------+
; u0|altpll_component|pll|clk[0] ; 26.111 ; 0.000         ;
+--------------------------------+--------+---------------+


+--------------------------------------------------------+
; Slow Model Hold Summary                                ;
+--------------------------------+-------+---------------+
; Clock                          ; Slack ; End Point TNS ;
+--------------------------------+-------+---------------+
; u0|altpll_component|pll|clk[0] ; 0.521 ; 0.000         ;
+--------------------------------+-------+---------------+


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; Slow Model Recovery Summary ;
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No paths to report.


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; Slow Model Removal Summary ;
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No paths to report.


+---------------------------------------------------------+
; Slow Model Minimum Pulse Width Summary                  ;
+--------------------------------+--------+---------------+
; Clock                          ; Slack  ; End Point TNS ;
+--------------------------------+--------+---------------+
; CLOCK_50                       ; 10.000 ; 0.000         ;
; u0|altpll_component|pll|clk[0] ; 19.000 ; 0.000         ;
+--------------------------------+--------+---------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'u0|altpll_component|pll|clk[0]'                                                                                                       ;
+--------+----------------------+---------------+--------------------------------+--------------------------------+--------------+------------+------------+
; Slack  ; From Node            ; To Node       ; Launch Clock                   ; Latch Clock                    ; Relationship ; Clock Skew ; Data Delay ;
+--------+----------------------+---------------+--------------------------------+--------------------------------+--------------+------------+------------+
; 26.111 ; DDS:inst0|counter[6] ; VGA_G[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.087      ; 13.898     ;
; 26.119 ; DDS:inst0|counter[9] ; VGA_G[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.087      ; 13.890     ;
; 26.121 ; DDS:inst0|counter[6] ; VGA_G[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.100      ; 13.901     ;
; 26.121 ; DDS:inst0|counter[6] ; VGA_G[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.100      ; 13.901     ;
; 26.125 ; DDS:inst0|counter[6] ; VGA_G[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.104      ; 13.901     ;
; 26.129 ; DDS:inst0|counter[9] ; VGA_G[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.100      ; 13.893     ;
; 26.129 ; DDS:inst0|counter[9] ; VGA_G[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.100      ; 13.893     ;
; 26.131 ; DDS:inst0|counter[8] ; VGA_G[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.087      ; 13.878     ;
; 26.133 ; DDS:inst0|counter[9] ; VGA_G[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.104      ; 13.893     ;
; 26.141 ; DDS:inst0|counter[8] ; VGA_G[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.100      ; 13.881     ;
; 26.141 ; DDS:inst0|counter[8] ; VGA_G[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.100      ; 13.881     ;
; 26.142 ; DDS:inst0|counter[6] ; VGA_G[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.111      ; 13.891     ;
; 26.145 ; DDS:inst0|counter[8] ; VGA_G[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.104      ; 13.881     ;
; 26.150 ; DDS:inst0|counter[9] ; VGA_G[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.111      ; 13.883     ;
; 26.162 ; DDS:inst0|counter[6] ; VGA_G[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.111      ; 13.871     ;
; 26.162 ; DDS:inst0|counter[8] ; VGA_G[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.111      ; 13.871     ;
; 26.170 ; DDS:inst0|counter[9] ; VGA_G[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.111      ; 13.863     ;
; 26.182 ; DDS:inst0|counter[8] ; VGA_G[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.111      ; 13.851     ;
; 26.187 ; DDS:inst0|counter[6] ; VGA_G[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.120      ; 13.855     ;
; 26.195 ; DDS:inst0|counter[9] ; VGA_G[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.120      ; 13.847     ;
; 26.196 ; DDS:inst0|counter[6] ; VGA_G[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.122      ; 13.848     ;
; 26.197 ; DDS:inst0|counter[6] ; VGA_G[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.849     ;
; 26.204 ; DDS:inst0|counter[9] ; VGA_G[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.122      ; 13.840     ;
; 26.205 ; DDS:inst0|counter[9] ; VGA_G[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.841     ;
; 26.207 ; DDS:inst0|counter[8] ; VGA_G[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.120      ; 13.835     ;
; 26.216 ; DDS:inst0|counter[8] ; VGA_G[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.122      ; 13.828     ;
; 26.217 ; DDS:inst0|counter[8] ; VGA_G[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.829     ;
; 26.267 ; DDS:inst0|counter[7] ; VGA_G[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.087      ; 13.742     ;
; 26.277 ; DDS:inst0|counter[7] ; VGA_G[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.100      ; 13.745     ;
; 26.277 ; DDS:inst0|counter[7] ; VGA_G[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.100      ; 13.745     ;
; 26.281 ; DDS:inst0|counter[7] ; VGA_G[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.104      ; 13.745     ;
; 26.298 ; DDS:inst0|counter[7] ; VGA_G[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.111      ; 13.735     ;
; 26.318 ; DDS:inst0|counter[7] ; VGA_G[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.111      ; 13.715     ;
; 26.343 ; DDS:inst0|counter[7] ; VGA_G[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.120      ; 13.699     ;
; 26.352 ; DDS:inst0|counter[7] ; VGA_G[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.122      ; 13.692     ;
; 26.353 ; DDS:inst0|counter[7] ; VGA_G[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.693     ;
; 26.403 ; DDS:inst0|counter[6] ; VGA_G[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.643     ;
; 26.411 ; DDS:inst0|counter[9] ; VGA_G[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.635     ;
; 26.423 ; DDS:inst0|counter[8] ; VGA_G[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.623     ;
; 26.559 ; DDS:inst0|counter[7] ; VGA_G[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.487     ;
; 26.613 ; DDS:inst0|counter[6] ; VGA_B[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.433     ;
; 26.621 ; DDS:inst0|counter[9] ; VGA_B[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.425     ;
; 26.625 ; DDS:inst0|counter[6] ; VGA_B[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.421     ;
; 26.628 ; DDS:inst0|counter[6] ; VGA_B[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.408     ;
; 26.628 ; DDS:inst0|counter[6] ; VGA_B[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.408     ;
; 26.628 ; DDS:inst0|counter[6] ; VGA_B[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.408     ;
; 26.628 ; DDS:inst0|counter[6] ; VGA_B[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.408     ;
; 26.633 ; DDS:inst0|counter[8] ; VGA_B[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.413     ;
; 26.633 ; DDS:inst0|counter[9] ; VGA_B[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.413     ;
; 26.636 ; DDS:inst0|counter[9] ; VGA_B[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.400     ;
; 26.636 ; DDS:inst0|counter[9] ; VGA_B[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.400     ;
; 26.636 ; DDS:inst0|counter[9] ; VGA_B[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.400     ;
; 26.636 ; DDS:inst0|counter[9] ; VGA_B[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.400     ;
; 26.645 ; DDS:inst0|counter[8] ; VGA_B[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.401     ;
; 26.648 ; DDS:inst0|counter[6] ; VGA_B[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.116      ; 13.390     ;
; 26.648 ; DDS:inst0|counter[6] ; VGA_B[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.116      ; 13.390     ;
; 26.648 ; DDS:inst0|counter[8] ; VGA_B[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.388     ;
; 26.648 ; DDS:inst0|counter[8] ; VGA_B[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.388     ;
; 26.648 ; DDS:inst0|counter[8] ; VGA_B[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.388     ;
; 26.648 ; DDS:inst0|counter[8] ; VGA_B[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.388     ;
; 26.656 ; DDS:inst0|counter[9] ; VGA_B[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.116      ; 13.382     ;
; 26.656 ; DDS:inst0|counter[9] ; VGA_B[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.116      ; 13.382     ;
; 26.668 ; DDS:inst0|counter[8] ; VGA_B[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.116      ; 13.370     ;
; 26.668 ; DDS:inst0|counter[8] ; VGA_B[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.116      ; 13.370     ;
; 26.769 ; DDS:inst0|counter[7] ; VGA_B[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.277     ;
; 26.781 ; DDS:inst0|counter[7] ; VGA_B[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.124      ; 13.265     ;
; 26.784 ; DDS:inst0|counter[7] ; VGA_B[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.252     ;
; 26.784 ; DDS:inst0|counter[7] ; VGA_B[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.252     ;
; 26.784 ; DDS:inst0|counter[7] ; VGA_B[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.252     ;
; 26.784 ; DDS:inst0|counter[7] ; VGA_B[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 13.252     ;
; 26.804 ; DDS:inst0|counter[7] ; VGA_B[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.116      ; 13.234     ;
; 26.804 ; DDS:inst0|counter[7] ; VGA_B[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.116      ; 13.234     ;
; 27.037 ; DDS:inst0|counter[6] ; VGA_R[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 12.999     ;
; 27.038 ; DDS:inst0|counter[6] ; VGA_R[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.121      ; 13.005     ;
; 27.045 ; DDS:inst0|counter[9] ; VGA_R[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 12.991     ;
; 27.046 ; DDS:inst0|counter[9] ; VGA_R[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.121      ; 12.997     ;
; 27.057 ; DDS:inst0|counter[8] ; VGA_R[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 12.979     ;
; 27.058 ; DDS:inst0|counter[8] ; VGA_R[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.121      ; 12.985     ;
; 27.167 ; DDS:inst0|counter[6] ; VGA_R[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.080      ; 12.835     ;
; 27.167 ; DDS:inst0|counter[6] ; VGA_R[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.080      ; 12.835     ;
; 27.173 ; DDS:inst0|counter[6] ; VGA_B[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.092      ; 12.841     ;
; 27.173 ; DDS:inst0|counter[6] ; VGA_B[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.092      ; 12.841     ;
; 27.175 ; DDS:inst0|counter[9] ; VGA_R[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.080      ; 12.827     ;
; 27.175 ; DDS:inst0|counter[9] ; VGA_R[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.080      ; 12.827     ;
; 27.181 ; DDS:inst0|counter[9] ; VGA_B[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.092      ; 12.833     ;
; 27.181 ; DDS:inst0|counter[9] ; VGA_B[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.092      ; 12.833     ;
; 27.187 ; DDS:inst0|counter[8] ; VGA_R[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.080      ; 12.815     ;
; 27.187 ; DDS:inst0|counter[8] ; VGA_R[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.080      ; 12.815     ;
; 27.193 ; DDS:inst0|counter[7] ; VGA_R[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 12.843     ;
; 27.193 ; DDS:inst0|counter[8] ; VGA_B[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.092      ; 12.821     ;
; 27.193 ; DDS:inst0|counter[8] ; VGA_B[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.092      ; 12.821     ;
; 27.194 ; DDS:inst0|counter[7] ; VGA_R[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.121      ; 12.849     ;
; 27.225 ; DDS:inst0|counter[6] ; VGA_R[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.106      ; 12.803     ;
; 27.229 ; DDS:inst0|counter[6] ; VGA_R[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.111      ; 12.804     ;
; 27.232 ; DDS:inst0|counter[6] ; VGA_R[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 12.804     ;
; 27.233 ; DDS:inst0|counter[9] ; VGA_R[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.106      ; 12.795     ;
; 27.237 ; DDS:inst0|counter[9] ; VGA_R[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.111      ; 12.796     ;
; 27.240 ; DDS:inst0|counter[9] ; VGA_R[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.114      ; 12.796     ;
; 27.245 ; DDS:inst0|counter[8] ; VGA_R[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.106      ; 12.783     ;
; 27.249 ; DDS:inst0|counter[8] ; VGA_R[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.111      ; 12.784     ;
+--------+----------------------+---------------+--------------------------------+--------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'u0|altpll_component|pll|clk[0]'                                                                                                              ;
+-------+----------------------+----------------------+--------------------------------+--------------------------------+--------------+------------+------------+
; Slack ; From Node            ; To Node              ; Launch Clock                   ; Latch Clock                    ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------+----------------------+--------------------------------+--------------------------------+--------------+------------+------------+
; 0.521 ; counter_pixel[10]    ; counter_pixel[10]    ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.787      ;
; 0.788 ; DDS:inst0|counter[4] ; DDS:inst0|counter[4] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.054      ;
; 0.791 ; counter_line[0]      ; counter_line[0]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.057      ;
; 0.801 ; counter_pixel[6]     ; counter_pixel[6]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.067      ;
; 0.802 ; counter_pixel[4]     ; counter_pixel[4]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.068      ;
; 0.802 ; counter_pixel[1]     ; counter_pixel[1]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.068      ;
; 0.802 ; counter_pixel[8]     ; counter_pixel[8]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.068      ;
; 0.820 ; counter_line[9]      ; counter_line[9]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.086      ;
; 0.823 ; counter_line[1]      ; counter_line[1]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.089      ;
; 0.830 ; DDS:inst0|counter[0] ; DDS:inst0|counter[0] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.096      ;
; 0.832 ; DDS:inst0|counter[3] ; DDS:inst0|counter[3] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.098      ;
; 0.832 ; DDS:inst0|counter[2] ; DDS:inst0|counter[2] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.098      ;
; 0.834 ; counter_line[4]      ; counter_line[4]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.100      ;
; 0.834 ; counter_line[7]      ; counter_line[7]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.100      ;
; 0.836 ; counter_line[2]      ; counter_line[2]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.102      ;
; 0.838 ; counter_pixel[5]     ; counter_pixel[5]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.104      ;
; 0.838 ; counter_pixel[0]     ; counter_pixel[0]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.104      ;
; 0.838 ; counter_pixel[7]     ; counter_pixel[7]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.104      ;
; 0.838 ; counter_pixel[9]     ; counter_pixel[9]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.104      ;
; 0.839 ; counter_pixel[2]     ; counter_pixel[2]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.105      ;
; 0.839 ; counter_pixel[3]     ; counter_pixel[3]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.105      ;
; 0.841 ; counter_line[8]      ; counter_line[8]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.107      ;
; 0.846 ; counter_line[10]     ; counter_line[10]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.112      ;
; 0.853 ; counter_line[5]      ; counter_line[5]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.119      ;
; 0.855 ; DDS:inst0|counter[6] ; DDS:inst0|counter[6] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.121      ;
; 0.858 ; DDS:inst0|counter[8] ; DDS:inst0|counter[8] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.124      ;
; 0.859 ; counter_line[3]      ; counter_line[3]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.125      ;
; 0.866 ; DDS:inst0|counter[5] ; DDS:inst0|counter[5] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.132      ;
; 0.889 ; DDS:inst0|counter[7] ; DDS:inst0|counter[7] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.155      ;
; 0.891 ; DDS:inst0|counter[9] ; DDS:inst0|counter[9] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.157      ;
; 1.010 ; DDS:inst0|counter[1] ; DDS:inst0|counter[1] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.276      ;
; 1.178 ; counter_line[0]      ; counter_line[1]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.444      ;
; 1.184 ; counter_pixel[6]     ; counter_pixel[7]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.450      ;
; 1.185 ; counter_pixel[8]     ; counter_pixel[9]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.451      ;
; 1.185 ; counter_pixel[1]     ; counter_pixel[2]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.451      ;
; 1.203 ; counter_line[9]      ; counter_line[10]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.469      ;
; 1.206 ; counter_line[1]      ; counter_line[2]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.472      ;
; 1.217 ; counter_line[4]      ; counter_line[5]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.483      ;
; 1.217 ; DDS:inst0|counter[0] ; DDS:inst0|counter[1] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.483      ;
; 1.218 ; DDS:inst0|counter[3] ; DDS:inst0|counter[4] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.484      ;
; 1.218 ; DDS:inst0|counter[2] ; DDS:inst0|counter[3] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.484      ;
; 1.219 ; counter_line[2]      ; counter_line[3]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.485      ;
; 1.224 ; counter_pixel[9]     ; counter_pixel[10]    ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.490      ;
; 1.224 ; counter_pixel[5]     ; counter_pixel[6]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.490      ;
; 1.224 ; counter_pixel[0]     ; counter_pixel[1]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.490      ;
; 1.224 ; counter_pixel[7]     ; counter_pixel[8]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.490      ;
; 1.225 ; counter_pixel[3]     ; counter_pixel[4]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.491      ;
; 1.225 ; counter_pixel[2]     ; counter_pixel[3]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.491      ;
; 1.227 ; counter_line[6]      ; counter_line[6]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.493      ;
; 1.227 ; counter_line[8]      ; counter_line[9]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.493      ;
; 1.238 ; DDS:inst0|counter[6] ; DDS:inst0|counter[7] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.504      ;
; 1.239 ; counter_line[5]      ; counter_line[6]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.505      ;
; 1.241 ; DDS:inst0|counter[8] ; DDS:inst0|counter[9] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.507      ;
; 1.245 ; counter_line[3]      ; counter_line[4]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.511      ;
; 1.249 ; counter_line[0]      ; counter_line[2]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.515      ;
; 1.252 ; DDS:inst0|counter[5] ; DDS:inst0|counter[6] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.518      ;
; 1.255 ; counter_pixel[6]     ; counter_pixel[8]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.521      ;
; 1.256 ; counter_pixel[8]     ; counter_pixel[10]    ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.522      ;
; 1.256 ; counter_pixel[1]     ; counter_pixel[3]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.522      ;
; 1.263 ; DDS:inst0|counter[4] ; DDS:inst0|counter[5] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.529      ;
; 1.275 ; DDS:inst0|counter[7] ; DDS:inst0|counter[8] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.541      ;
; 1.277 ; counter_pixel[4]     ; counter_pixel[5]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.543      ;
; 1.277 ; counter_line[1]      ; counter_line[3]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.543      ;
; 1.288 ; DDS:inst0|counter[0] ; DDS:inst0|counter[2] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.554      ;
; 1.288 ; counter_line[4]      ; counter_line[6]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.554      ;
; 1.289 ; DDS:inst0|counter[2] ; DDS:inst0|counter[4] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.555      ;
; 1.290 ; counter_line[2]      ; counter_line[4]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.556      ;
; 1.295 ; counter_pixel[5]     ; counter_pixel[7]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.561      ;
; 1.295 ; counter_pixel[7]     ; counter_pixel[9]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.561      ;
; 1.295 ; counter_pixel[0]     ; counter_pixel[2]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.561      ;
; 1.296 ; counter_pixel[2]     ; counter_pixel[4]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.562      ;
; 1.298 ; counter_line[8]      ; counter_line[10]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.564      ;
; 1.309 ; counter_line[7]      ; counter_line[8]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.575      ;
; 1.309 ; DDS:inst0|counter[6] ; DDS:inst0|counter[8] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.575      ;
; 1.310 ; counter_line[5]      ; counter_line[7]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.576      ;
; 1.316 ; counter_line[3]      ; counter_line[5]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.582      ;
; 1.320 ; counter_line[0]      ; counter_line[3]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.586      ;
; 1.323 ; DDS:inst0|counter[5] ; DDS:inst0|counter[7] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.589      ;
; 1.326 ; counter_pixel[6]     ; counter_pixel[9]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.592      ;
; 1.327 ; counter_pixel[1]     ; counter_pixel[4]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.593      ;
; 1.334 ; DDS:inst0|counter[4] ; DDS:inst0|counter[6] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.600      ;
; 1.346 ; DDS:inst0|counter[7] ; DDS:inst0|counter[9] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.612      ;
; 1.348 ; counter_pixel[4]     ; counter_pixel[6]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.614      ;
; 1.348 ; counter_line[1]      ; counter_line[4]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.614      ;
; 1.359 ; DDS:inst0|counter[0] ; DDS:inst0|counter[3] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.625      ;
; 1.359 ; counter_line[4]      ; counter_line[7]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.625      ;
; 1.361 ; counter_line[2]      ; counter_line[5]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.627      ;
; 1.366 ; counter_pixel[5]     ; counter_pixel[8]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.632      ;
; 1.366 ; counter_pixel[7]     ; counter_pixel[10]    ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.632      ;
; 1.366 ; counter_pixel[0]     ; counter_pixel[3]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.632      ;
; 1.377 ; DDS:inst0|counter[3] ; DDS:inst0|counter[5] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.643      ;
; 1.380 ; counter_line[7]      ; counter_line[9]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.646      ;
; 1.380 ; DDS:inst0|counter[6] ; DDS:inst0|counter[9] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.646      ;
; 1.384 ; counter_pixel[3]     ; counter_pixel[5]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.650      ;
; 1.387 ; counter_line[3]      ; counter_line[6]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.653      ;
; 1.391 ; counter_line[0]      ; counter_line[4]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.657      ;
; 1.394 ; DDS:inst0|counter[5] ; DDS:inst0|counter[8] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.660      ;
; 1.396 ; DDS:inst0|counter[1] ; DDS:inst0|counter[2] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.662      ;
; 1.397 ; counter_pixel[6]     ; counter_pixel[10]    ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.663      ;
; 1.405 ; DDS:inst0|counter[4] ; DDS:inst0|counter[7] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 1.671      ;
+-------+----------------------+----------------------+--------------------------------+--------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'CLOCK_50'                                                                           ;
+--------+--------------+----------------+------------------+----------+------------+----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                           ;
+--------+--------------+----------------+------------------+----------+------------+----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                 ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                 ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; u0|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; u0|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; u0|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; u0|altpll_component|pll|inclk[0] ;
; 17.620 ; 20.000       ; 2.380          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                         ;
+--------+--------------+----------------+------------------+----------+------------+----------------------------------+


+--------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'u0|altpll_component|pll|clk[0]'                                                               ;
+--------+--------------+----------------+------------------+--------------------------------+------------+----------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock                          ; Clock Edge ; Target               ;
+--------+--------------+----------------+------------------+--------------------------------+------------+----------------------+
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[0] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[0] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[1] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[1] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[2] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[2] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[3] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[3] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[4] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[4] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[5] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[5] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[6] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[6] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[7] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[7] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[8] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[8] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[9] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[9] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[0]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[0]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[1]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[1]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[2]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[2]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[3]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[3]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[4]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[4]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[5]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[5]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[6]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[6]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[7]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[7]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[8]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[8]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[9]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[9]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[0]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[0]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[1]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[1]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[2]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[2]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[3]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[3]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[4]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[4]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[5]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[5]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[6]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[6]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[7]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[7]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[8]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[8]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[9]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[9]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[0]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[0]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[1]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[1]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[2]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[2]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[3]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[3]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[4]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[4]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[5]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[5]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[6]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[6]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[7]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[7]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[8]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[8]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[9]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[9]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[0]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[0]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[10]     ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[10]     ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[1]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[1]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[2]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[2]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[3]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[3]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[4]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[4]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[5]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[5]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[6]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[6]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[7]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[7]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[8]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[8]      ;
+--------+--------------+----------------+------------------+--------------------------------+------------+----------------------+


+--------------------------------------------------------------------------------------+
; Setup Times                                                                          ;
+-----------+------------+-------+-------+------------+--------------------------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                ;
+-----------+------------+-------+-------+------------+--------------------------------+
; KEY[*]    ; CLOCK_50   ; 7.838 ; 7.838 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  KEY[0]   ; CLOCK_50   ; 7.838 ; 7.838 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; SW[*]     ; CLOCK_50   ; 7.588 ; 7.588 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[0]    ; CLOCK_50   ; 7.536 ; 7.536 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[1]    ; CLOCK_50   ; 7.178 ; 7.178 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[2]    ; CLOCK_50   ; 7.368 ; 7.368 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[3]    ; CLOCK_50   ; 7.040 ; 7.040 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[4]    ; CLOCK_50   ; 7.588 ; 7.588 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[5]    ; CLOCK_50   ; 7.329 ; 7.329 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[6]    ; CLOCK_50   ; 7.372 ; 7.372 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[7]    ; CLOCK_50   ; 7.248 ; 7.248 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[8]    ; CLOCK_50   ; 7.213 ; 7.213 ; Rise       ; u0|altpll_component|pll|clk[0] ;
+-----------+------------+-------+-------+------------+--------------------------------+


+----------------------------------------------------------------------------------------+
; Hold Times                                                                             ;
+-----------+------------+--------+--------+------------+--------------------------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                ;
+-----------+------------+--------+--------+------------+--------------------------------+
; KEY[*]    ; CLOCK_50   ; -7.563 ; -7.563 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  KEY[0]   ; CLOCK_50   ; -7.563 ; -7.563 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; SW[*]     ; CLOCK_50   ; -5.976 ; -5.976 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[0]    ; CLOCK_50   ; -6.267 ; -6.267 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[1]    ; CLOCK_50   ; -5.976 ; -5.976 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[2]    ; CLOCK_50   ; -6.241 ; -6.241 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[3]    ; CLOCK_50   ; -5.980 ; -5.980 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[4]    ; CLOCK_50   ; -6.598 ; -6.598 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[5]    ; CLOCK_50   ; -6.499 ; -6.499 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[6]    ; CLOCK_50   ; -6.614 ; -6.614 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[7]    ; CLOCK_50   ; -6.560 ; -6.560 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[8]    ; CLOCK_50   ; -6.597 ; -6.597 ; Rise       ; u0|altpll_component|pll|clk[0] ;
+-----------+------------+--------+--------+------------+--------------------------------+


+----------------------------------------------------------------------------------------+
; Clock to Output Times                                                                  ;
+-----------+------------+--------+--------+------------+--------------------------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                ;
+-----------+------------+--------+--------+------------+--------------------------------+
; VGA_B[*]  ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[0] ; CLOCK_50   ; 3.379  ; 3.379  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[1] ; CLOCK_50   ; 3.379  ; 3.379  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[2] ; CLOCK_50   ; 3.381  ; 3.381  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[3] ; CLOCK_50   ; 3.381  ; 3.381  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[4] ; CLOCK_50   ; 3.369  ; 3.369  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[5] ; CLOCK_50   ; 3.379  ; 3.379  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[6] ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[7] ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[8] ; CLOCK_50   ; 3.347  ; 3.347  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[9] ; CLOCK_50   ; 3.347  ; 3.347  ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_BLANK ; CLOCK_50   ; 12.345 ; 12.345 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_CLK   ; CLOCK_50   ; 3.329  ;        ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_G[*]  ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[0] ; CLOCK_50   ; 3.362  ; 3.362  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[1] ; CLOCK_50   ; 3.365  ; 3.365  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[2] ; CLOCK_50   ; 3.375  ; 3.375  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[3] ; CLOCK_50   ; 3.359  ; 3.359  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[4] ; CLOCK_50   ; 3.376  ; 3.376  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[5] ; CLOCK_50   ; 3.376  ; 3.376  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[6] ; CLOCK_50   ; 3.377  ; 3.377  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[7] ; CLOCK_50   ; 3.375  ; 3.375  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[8] ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[9] ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_HS    ; CLOCK_50   ; 8.944  ; 8.944  ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_R[*]  ; CLOCK_50   ; 3.376  ; 3.376  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[0] ; CLOCK_50   ; 3.376  ; 3.376  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[1] ; CLOCK_50   ; 3.371  ; 3.371  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[2] ; CLOCK_50   ; 3.366  ; 3.366  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[3] ; CLOCK_50   ; 3.361  ; 3.361  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[4] ; CLOCK_50   ; 3.355  ; 3.355  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[5] ; CLOCK_50   ; 3.365  ; 3.365  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[6] ; CLOCK_50   ; 3.339  ; 3.339  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[7] ; CLOCK_50   ; 3.325  ; 3.325  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[8] ; CLOCK_50   ; 3.325  ; 3.325  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[9] ; CLOCK_50   ; 3.339  ; 3.339  ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_VS    ; CLOCK_50   ; 10.030 ; 10.030 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_CLK   ; CLOCK_50   ;        ; 3.329  ; Fall       ; u0|altpll_component|pll|clk[0] ;
+-----------+------------+--------+--------+------------+--------------------------------+


+----------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                          ;
+-----------+------------+--------+--------+------------+--------------------------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                ;
+-----------+------------+--------+--------+------------+--------------------------------+
; VGA_B[*]  ; CLOCK_50   ; 3.347  ; 3.347  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[0] ; CLOCK_50   ; 3.379  ; 3.379  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[1] ; CLOCK_50   ; 3.379  ; 3.379  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[2] ; CLOCK_50   ; 3.381  ; 3.381  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[3] ; CLOCK_50   ; 3.381  ; 3.381  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[4] ; CLOCK_50   ; 3.369  ; 3.369  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[5] ; CLOCK_50   ; 3.379  ; 3.379  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[6] ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[7] ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[8] ; CLOCK_50   ; 3.347  ; 3.347  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[9] ; CLOCK_50   ; 3.347  ; 3.347  ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_BLANK ; CLOCK_50   ; 10.793 ; 10.793 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_CLK   ; CLOCK_50   ; 3.329  ;        ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_G[*]  ; CLOCK_50   ; 3.359  ; 3.359  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[0] ; CLOCK_50   ; 3.362  ; 3.362  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[1] ; CLOCK_50   ; 3.365  ; 3.365  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[2] ; CLOCK_50   ; 3.375  ; 3.375  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[3] ; CLOCK_50   ; 3.359  ; 3.359  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[4] ; CLOCK_50   ; 3.376  ; 3.376  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[5] ; CLOCK_50   ; 3.376  ; 3.376  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[6] ; CLOCK_50   ; 3.377  ; 3.377  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[7] ; CLOCK_50   ; 3.375  ; 3.375  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[8] ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[9] ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_HS    ; CLOCK_50   ; 8.114  ; 8.114  ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_R[*]  ; CLOCK_50   ; 3.325  ; 3.325  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[0] ; CLOCK_50   ; 3.376  ; 3.376  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[1] ; CLOCK_50   ; 3.371  ; 3.371  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[2] ; CLOCK_50   ; 3.366  ; 3.366  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[3] ; CLOCK_50   ; 3.361  ; 3.361  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[4] ; CLOCK_50   ; 3.355  ; 3.355  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[5] ; CLOCK_50   ; 3.365  ; 3.365  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[6] ; CLOCK_50   ; 3.339  ; 3.339  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[7] ; CLOCK_50   ; 3.325  ; 3.325  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[8] ; CLOCK_50   ; 3.325  ; 3.325  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[9] ; CLOCK_50   ; 3.339  ; 3.339  ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_VS    ; CLOCK_50   ; 8.302  ; 8.302  ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_CLK   ; CLOCK_50   ;        ; 3.329  ; Fall       ; u0|altpll_component|pll|clk[0] ;
+-----------+------------+--------+--------+------------+--------------------------------+


+---------------------------------------------------------+
; Fast Model Setup Summary                                ;
+--------------------------------+--------+---------------+
; Clock                          ; Slack  ; End Point TNS ;
+--------------------------------+--------+---------------+
; u0|altpll_component|pll|clk[0] ; 33.523 ; 0.000         ;
+--------------------------------+--------+---------------+


+--------------------------------------------------------+
; Fast Model Hold Summary                                ;
+--------------------------------+-------+---------------+
; Clock                          ; Slack ; End Point TNS ;
+--------------------------------+-------+---------------+
; u0|altpll_component|pll|clk[0] ; 0.238 ; 0.000         ;
+--------------------------------+-------+---------------+


-------------------------------
; Fast Model Recovery Summary ;
-------------------------------
No paths to report.


------------------------------
; Fast Model Removal Summary ;
------------------------------
No paths to report.


+---------------------------------------------------------+
; Fast Model Minimum Pulse Width Summary                  ;
+--------------------------------+--------+---------------+
; Clock                          ; Slack  ; End Point TNS ;
+--------------------------------+--------+---------------+
; CLOCK_50                       ; 10.000 ; 0.000         ;
; u0|altpll_component|pll|clk[0] ; 19.000 ; 0.000         ;
+--------------------------------+--------+---------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'u0|altpll_component|pll|clk[0]'                                                                                                       ;
+--------+----------------------+---------------+--------------------------------+--------------------------------+--------------+------------+------------+
; Slack  ; From Node            ; To Node       ; Launch Clock                   ; Latch Clock                    ; Relationship ; Clock Skew ; Data Delay ;
+--------+----------------------+---------------+--------------------------------+--------------------------------+--------------+------------+------------+
; 33.523 ; DDS:inst0|counter[9] ; VGA_G[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.015      ; 6.454      ;
; 33.534 ; DDS:inst0|counter[9] ; VGA_G[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.026      ; 6.454      ;
; 33.534 ; DDS:inst0|counter[9] ; VGA_G[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.026      ; 6.454      ;
; 33.539 ; DDS:inst0|counter[9] ; VGA_G[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.031      ; 6.454      ;
; 33.539 ; DDS:inst0|counter[8] ; VGA_G[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.015      ; 6.438      ;
; 33.545 ; DDS:inst0|counter[6] ; VGA_G[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.015      ; 6.432      ;
; 33.550 ; DDS:inst0|counter[8] ; VGA_G[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.026      ; 6.438      ;
; 33.550 ; DDS:inst0|counter[8] ; VGA_G[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.026      ; 6.438      ;
; 33.552 ; DDS:inst0|counter[9] ; VGA_G[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.038      ; 6.448      ;
; 33.555 ; DDS:inst0|counter[8] ; VGA_G[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.031      ; 6.438      ;
; 33.556 ; DDS:inst0|counter[6] ; VGA_G[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.026      ; 6.432      ;
; 33.556 ; DDS:inst0|counter[6] ; VGA_G[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.026      ; 6.432      ;
; 33.561 ; DDS:inst0|counter[6] ; VGA_G[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.031      ; 6.432      ;
; 33.565 ; DDS:inst0|counter[9] ; VGA_G[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.038      ; 6.435      ;
; 33.568 ; DDS:inst0|counter[8] ; VGA_G[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.038      ; 6.432      ;
; 33.574 ; DDS:inst0|counter[6] ; VGA_G[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.038      ; 6.426      ;
; 33.581 ; DDS:inst0|counter[8] ; VGA_G[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.038      ; 6.419      ;
; 33.587 ; DDS:inst0|counter[6] ; VGA_G[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.038      ; 6.413      ;
; 33.590 ; DDS:inst0|counter[9] ; VGA_G[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.047      ; 6.419      ;
; 33.594 ; DDS:inst0|counter[7] ; VGA_G[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.015      ; 6.383      ;
; 33.598 ; DDS:inst0|counter[9] ; VGA_G[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.050      ; 6.414      ;
; 33.599 ; DDS:inst0|counter[9] ; VGA_G[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.049      ; 6.412      ;
; 33.605 ; DDS:inst0|counter[7] ; VGA_G[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.026      ; 6.383      ;
; 33.605 ; DDS:inst0|counter[7] ; VGA_G[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.026      ; 6.383      ;
; 33.606 ; DDS:inst0|counter[8] ; VGA_G[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.047      ; 6.403      ;
; 33.610 ; DDS:inst0|counter[7] ; VGA_G[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.031      ; 6.383      ;
; 33.612 ; DDS:inst0|counter[6] ; VGA_G[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.047      ; 6.397      ;
; 33.614 ; DDS:inst0|counter[8] ; VGA_G[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.050      ; 6.398      ;
; 33.615 ; DDS:inst0|counter[8] ; VGA_G[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.049      ; 6.396      ;
; 33.620 ; DDS:inst0|counter[6] ; VGA_G[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.050      ; 6.392      ;
; 33.621 ; DDS:inst0|counter[6] ; VGA_G[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.049      ; 6.390      ;
; 33.623 ; DDS:inst0|counter[7] ; VGA_G[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.038      ; 6.377      ;
; 33.636 ; DDS:inst0|counter[7] ; VGA_G[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.038      ; 6.364      ;
; 33.661 ; DDS:inst0|counter[7] ; VGA_G[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.047      ; 6.348      ;
; 33.669 ; DDS:inst0|counter[7] ; VGA_G[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.050      ; 6.343      ;
; 33.670 ; DDS:inst0|counter[7] ; VGA_G[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.049      ; 6.341      ;
; 33.700 ; DDS:inst0|counter[9] ; VGA_G[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.050      ; 6.312      ;
; 33.716 ; DDS:inst0|counter[8] ; VGA_G[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.050      ; 6.296      ;
; 33.722 ; DDS:inst0|counter[6] ; VGA_G[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.050      ; 6.290      ;
; 33.771 ; DDS:inst0|counter[7] ; VGA_G[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.050      ; 6.241      ;
; 33.806 ; DDS:inst0|counter[9] ; VGA_B[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.048      ; 6.204      ;
; 33.813 ; DDS:inst0|counter[9] ; VGA_B[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.048      ; 6.197      ;
; 33.821 ; DDS:inst0|counter[9] ; VGA_B[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.180      ;
; 33.821 ; DDS:inst0|counter[9] ; VGA_B[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.180      ;
; 33.821 ; DDS:inst0|counter[9] ; VGA_B[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.180      ;
; 33.821 ; DDS:inst0|counter[9] ; VGA_B[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.180      ;
; 33.822 ; DDS:inst0|counter[8] ; VGA_B[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.048      ; 6.188      ;
; 33.828 ; DDS:inst0|counter[6] ; VGA_B[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.048      ; 6.182      ;
; 33.829 ; DDS:inst0|counter[9] ; VGA_B[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.041      ; 6.174      ;
; 33.829 ; DDS:inst0|counter[9] ; VGA_B[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.041      ; 6.174      ;
; 33.829 ; DDS:inst0|counter[8] ; VGA_B[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.048      ; 6.181      ;
; 33.835 ; DDS:inst0|counter[6] ; VGA_B[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.048      ; 6.175      ;
; 33.837 ; DDS:inst0|counter[8] ; VGA_B[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.164      ;
; 33.837 ; DDS:inst0|counter[8] ; VGA_B[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.164      ;
; 33.837 ; DDS:inst0|counter[8] ; VGA_B[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.164      ;
; 33.837 ; DDS:inst0|counter[8] ; VGA_B[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.164      ;
; 33.843 ; DDS:inst0|counter[6] ; VGA_B[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.158      ;
; 33.843 ; DDS:inst0|counter[6] ; VGA_B[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.158      ;
; 33.843 ; DDS:inst0|counter[6] ; VGA_B[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.158      ;
; 33.843 ; DDS:inst0|counter[6] ; VGA_B[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.158      ;
; 33.845 ; DDS:inst0|counter[8] ; VGA_B[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.041      ; 6.158      ;
; 33.845 ; DDS:inst0|counter[8] ; VGA_B[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.041      ; 6.158      ;
; 33.851 ; DDS:inst0|counter[6] ; VGA_B[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.041      ; 6.152      ;
; 33.851 ; DDS:inst0|counter[6] ; VGA_B[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.041      ; 6.152      ;
; 33.877 ; DDS:inst0|counter[7] ; VGA_B[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.048      ; 6.133      ;
; 33.884 ; DDS:inst0|counter[7] ; VGA_B[1]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.048      ; 6.126      ;
; 33.892 ; DDS:inst0|counter[7] ; VGA_B[4]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.109      ;
; 33.892 ; DDS:inst0|counter[7] ; VGA_B[5]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.109      ;
; 33.892 ; DDS:inst0|counter[7] ; VGA_B[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.109      ;
; 33.892 ; DDS:inst0|counter[7] ; VGA_B[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.039      ; 6.109      ;
; 33.900 ; DDS:inst0|counter[7] ; VGA_B[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.041      ; 6.103      ;
; 33.900 ; DDS:inst0|counter[7] ; VGA_B[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.041      ; 6.103      ;
; 34.042 ; DDS:inst0|counter[9] ; VGA_R[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.040      ; 5.960      ;
; 34.043 ; DDS:inst0|counter[9] ; VGA_R[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.046      ; 5.965      ;
; 34.058 ; DDS:inst0|counter[8] ; VGA_R[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.040      ; 5.944      ;
; 34.059 ; DDS:inst0|counter[8] ; VGA_R[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.046      ; 5.949      ;
; 34.064 ; DDS:inst0|counter[6] ; VGA_R[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.040      ; 5.938      ;
; 34.065 ; DDS:inst0|counter[6] ; VGA_R[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.046      ; 5.943      ;
; 34.076 ; DDS:inst0|counter[9] ; VGA_R[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.007      ; 5.893      ;
; 34.076 ; DDS:inst0|counter[9] ; VGA_R[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.007      ; 5.893      ;
; 34.082 ; DDS:inst0|counter[9] ; VGA_B[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.018      ; 5.898      ;
; 34.082 ; DDS:inst0|counter[9] ; VGA_B[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.018      ; 5.898      ;
; 34.092 ; DDS:inst0|counter[8] ; VGA_R[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.007      ; 5.877      ;
; 34.092 ; DDS:inst0|counter[8] ; VGA_R[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.007      ; 5.877      ;
; 34.098 ; DDS:inst0|counter[6] ; VGA_R[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.007      ; 5.871      ;
; 34.098 ; DDS:inst0|counter[6] ; VGA_R[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.007      ; 5.871      ;
; 34.098 ; DDS:inst0|counter[8] ; VGA_B[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.018      ; 5.882      ;
; 34.098 ; DDS:inst0|counter[8] ; VGA_B[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.018      ; 5.882      ;
; 34.104 ; DDS:inst0|counter[6] ; VGA_B[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.018      ; 5.876      ;
; 34.104 ; DDS:inst0|counter[6] ; VGA_B[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.018      ; 5.876      ;
; 34.113 ; DDS:inst0|counter[7] ; VGA_R[9]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.040      ; 5.889      ;
; 34.114 ; DDS:inst0|counter[7] ; VGA_R[2]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.046      ; 5.894      ;
; 34.125 ; DDS:inst0|counter[9] ; VGA_R[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.032      ; 5.869      ;
; 34.133 ; DDS:inst0|counter[9] ; VGA_R[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.036      ; 5.865      ;
; 34.137 ; DDS:inst0|counter[9] ; VGA_R[6]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.040      ; 5.865      ;
; 34.141 ; DDS:inst0|counter[8] ; VGA_R[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.032      ; 5.853      ;
; 34.147 ; DDS:inst0|counter[7] ; VGA_R[7]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.007      ; 5.822      ;
; 34.147 ; DDS:inst0|counter[7] ; VGA_R[8]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.007      ; 5.822      ;
; 34.147 ; DDS:inst0|counter[6] ; VGA_R[3]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.032      ; 5.847      ;
; 34.149 ; DDS:inst0|counter[8] ; VGA_R[0]~reg0 ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 40.000       ; 0.036      ; 5.849      ;
+--------+----------------------+---------------+--------------------------------+--------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'u0|altpll_component|pll|clk[0]'                                                                                                              ;
+-------+----------------------+----------------------+--------------------------------+--------------------------------+--------------+------------+------------+
; Slack ; From Node            ; To Node              ; Launch Clock                   ; Latch Clock                    ; Relationship ; Clock Skew ; Data Delay ;
+-------+----------------------+----------------------+--------------------------------+--------------------------------+--------------+------------+------------+
; 0.238 ; counter_pixel[10]    ; counter_pixel[10]    ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.390      ;
; 0.354 ; DDS:inst0|counter[4] ; DDS:inst0|counter[4] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.506      ;
; 0.355 ; counter_line[0]      ; counter_line[0]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.507      ;
; 0.358 ; counter_pixel[6]     ; counter_pixel[6]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.510      ;
; 0.358 ; counter_pixel[4]     ; counter_pixel[4]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.510      ;
; 0.358 ; counter_pixel[1]     ; counter_pixel[1]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.510      ;
; 0.358 ; counter_pixel[8]     ; counter_pixel[8]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.510      ;
; 0.368 ; counter_line[9]      ; counter_line[9]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.520      ;
; 0.369 ; DDS:inst0|counter[0] ; DDS:inst0|counter[0] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.521      ;
; 0.370 ; counter_line[1]      ; counter_line[1]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.522      ;
; 0.370 ; DDS:inst0|counter[3] ; DDS:inst0|counter[3] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.522      ;
; 0.370 ; DDS:inst0|counter[2] ; DDS:inst0|counter[2] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.522      ;
; 0.371 ; counter_pixel[5]     ; counter_pixel[5]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.523      ;
; 0.371 ; counter_pixel[0]     ; counter_pixel[0]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.523      ;
; 0.371 ; counter_pixel[7]     ; counter_pixel[7]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.523      ;
; 0.372 ; counter_pixel[2]     ; counter_pixel[2]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.524      ;
; 0.372 ; counter_pixel[3]     ; counter_pixel[3]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.524      ;
; 0.372 ; counter_pixel[9]     ; counter_pixel[9]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.524      ;
; 0.373 ; counter_line[8]      ; counter_line[8]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.525      ;
; 0.374 ; counter_line[10]     ; counter_line[10]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.526      ;
; 0.377 ; counter_line[7]      ; counter_line[7]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.529      ;
; 0.378 ; counter_line[4]      ; counter_line[4]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.530      ;
; 0.379 ; counter_line[2]      ; counter_line[2]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.531      ;
; 0.380 ; counter_line[5]      ; counter_line[5]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.532      ;
; 0.382 ; counter_line[3]      ; counter_line[3]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.534      ;
; 0.388 ; DDS:inst0|counter[6] ; DDS:inst0|counter[6] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.540      ;
; 0.389 ; DDS:inst0|counter[5] ; DDS:inst0|counter[5] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.541      ;
; 0.389 ; DDS:inst0|counter[8] ; DDS:inst0|counter[8] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.541      ;
; 0.401 ; DDS:inst0|counter[9] ; DDS:inst0|counter[9] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.553      ;
; 0.402 ; DDS:inst0|counter[7] ; DDS:inst0|counter[7] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.554      ;
; 0.449 ; DDS:inst0|counter[1] ; DDS:inst0|counter[1] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.601      ;
; 0.493 ; counter_line[0]      ; counter_line[1]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.645      ;
; 0.496 ; counter_pixel[6]     ; counter_pixel[7]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.648      ;
; 0.496 ; counter_pixel[1]     ; counter_pixel[2]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.648      ;
; 0.496 ; counter_pixel[8]     ; counter_pixel[9]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.648      ;
; 0.506 ; counter_line[9]      ; counter_line[10]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.658      ;
; 0.508 ; counter_line[1]      ; counter_line[2]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.660      ;
; 0.509 ; DDS:inst0|counter[0] ; DDS:inst0|counter[1] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.661      ;
; 0.510 ; DDS:inst0|counter[3] ; DDS:inst0|counter[4] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.662      ;
; 0.510 ; DDS:inst0|counter[2] ; DDS:inst0|counter[3] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.662      ;
; 0.511 ; counter_pixel[5]     ; counter_pixel[6]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.663      ;
; 0.511 ; counter_pixel[0]     ; counter_pixel[1]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.663      ;
; 0.511 ; counter_pixel[7]     ; counter_pixel[8]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.663      ;
; 0.512 ; counter_pixel[9]     ; counter_pixel[10]    ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.664      ;
; 0.512 ; counter_pixel[3]     ; counter_pixel[4]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.664      ;
; 0.512 ; counter_pixel[2]     ; counter_pixel[3]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.664      ;
; 0.513 ; counter_line[8]      ; counter_line[9]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.665      ;
; 0.516 ; counter_line[4]      ; counter_line[5]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.668      ;
; 0.517 ; counter_line[2]      ; counter_line[3]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.669      ;
; 0.520 ; counter_line[5]      ; counter_line[6]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.672      ;
; 0.522 ; counter_line[3]      ; counter_line[4]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.674      ;
; 0.526 ; DDS:inst0|counter[6] ; DDS:inst0|counter[7] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.678      ;
; 0.527 ; DDS:inst0|counter[8] ; DDS:inst0|counter[9] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.679      ;
; 0.528 ; counter_line[0]      ; counter_line[2]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.680      ;
; 0.529 ; DDS:inst0|counter[5] ; DDS:inst0|counter[6] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.681      ;
; 0.531 ; counter_pixel[6]     ; counter_pixel[8]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.683      ;
; 0.531 ; counter_pixel[8]     ; counter_pixel[10]    ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.683      ;
; 0.531 ; counter_pixel[1]     ; counter_pixel[3]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.683      ;
; 0.542 ; DDS:inst0|counter[7] ; DDS:inst0|counter[8] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.694      ;
; 0.543 ; counter_line[1]      ; counter_line[3]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.695      ;
; 0.544 ; DDS:inst0|counter[0] ; DDS:inst0|counter[2] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.696      ;
; 0.545 ; DDS:inst0|counter[2] ; DDS:inst0|counter[4] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.697      ;
; 0.546 ; counter_pixel[5]     ; counter_pixel[7]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.698      ;
; 0.546 ; counter_pixel[0]     ; counter_pixel[2]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.698      ;
; 0.546 ; counter_pixel[7]     ; counter_pixel[9]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.698      ;
; 0.547 ; DDS:inst0|counter[4] ; DDS:inst0|counter[5] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.699      ;
; 0.547 ; counter_pixel[2]     ; counter_pixel[4]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.699      ;
; 0.548 ; counter_line[8]      ; counter_line[10]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.700      ;
; 0.551 ; counter_pixel[4]     ; counter_pixel[5]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.703      ;
; 0.551 ; counter_line[6]      ; counter_line[6]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.703      ;
; 0.551 ; counter_line[4]      ; counter_line[6]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.703      ;
; 0.552 ; counter_line[2]      ; counter_line[4]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.704      ;
; 0.555 ; counter_line[5]      ; counter_line[7]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.707      ;
; 0.557 ; counter_line[3]      ; counter_line[5]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.709      ;
; 0.561 ; DDS:inst0|counter[6] ; DDS:inst0|counter[8] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.713      ;
; 0.563 ; counter_line[0]      ; counter_line[3]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.715      ;
; 0.564 ; DDS:inst0|counter[5] ; DDS:inst0|counter[7] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.716      ;
; 0.566 ; counter_pixel[6]     ; counter_pixel[9]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.718      ;
; 0.566 ; counter_pixel[1]     ; counter_pixel[4]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.718      ;
; 0.570 ; counter_line[7]      ; counter_line[8]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.722      ;
; 0.577 ; DDS:inst0|counter[7] ; DDS:inst0|counter[9] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.729      ;
; 0.578 ; counter_line[1]      ; counter_line[4]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.730      ;
; 0.579 ; DDS:inst0|counter[0] ; DDS:inst0|counter[3] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.731      ;
; 0.581 ; counter_pixel[5]     ; counter_pixel[8]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.733      ;
; 0.581 ; counter_pixel[7]     ; counter_pixel[10]    ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.733      ;
; 0.581 ; counter_pixel[0]     ; counter_pixel[3]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.733      ;
; 0.582 ; DDS:inst0|counter[4] ; DDS:inst0|counter[6] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.734      ;
; 0.586 ; counter_pixel[4]     ; counter_pixel[6]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.738      ;
; 0.586 ; counter_line[4]      ; counter_line[7]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.738      ;
; 0.587 ; counter_line[2]      ; counter_line[5]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.739      ;
; 0.589 ; DDS:inst0|counter[1] ; DDS:inst0|counter[2] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.741      ;
; 0.592 ; counter_line[3]      ; counter_line[6]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.744      ;
; 0.596 ; DDS:inst0|counter[6] ; DDS:inst0|counter[9] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.748      ;
; 0.598 ; counter_line[0]      ; counter_line[4]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.750      ;
; 0.599 ; DDS:inst0|counter[5] ; DDS:inst0|counter[8] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.751      ;
; 0.601 ; counter_pixel[6]     ; counter_pixel[10]    ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.753      ;
; 0.604 ; DDS:inst0|counter[3] ; DDS:inst0|counter[5] ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.756      ;
; 0.605 ; counter_line[7]      ; counter_line[9]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.757      ;
; 0.606 ; counter_pixel[3]     ; counter_pixel[5]     ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.758      ;
; 0.613 ; counter_line[1]      ; counter_line[5]      ; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 0.000        ; 0.000      ; 0.765      ;
+-------+----------------------+----------------------+--------------------------------+--------------------------------+--------------+------------+------------+


+----------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'CLOCK_50'                                                                           ;
+--------+--------------+----------------+------------------+----------+------------+----------------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                           ;
+--------+--------------+----------------+------------------+----------+------------+----------------------------------+
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; CLOCK_50|combout                 ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; CLOCK_50|combout                 ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; u0|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; u0|altpll_component|pll|clk[0]   ;
; 10.000 ; 10.000       ; 0.000          ; High Pulse Width ; CLOCK_50 ; Rise       ; u0|altpll_component|pll|inclk[0] ;
; 10.000 ; 10.000       ; 0.000          ; Low Pulse Width  ; CLOCK_50 ; Rise       ; u0|altpll_component|pll|inclk[0] ;
; 17.620 ; 20.000       ; 2.380          ; Port Rate        ; CLOCK_50 ; Rise       ; CLOCK_50                         ;
+--------+--------------+----------------+------------------+----------+------------+----------------------------------+


+--------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'u0|altpll_component|pll|clk[0]'                                                               ;
+--------+--------------+----------------+------------------+--------------------------------+------------+----------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock                          ; Clock Edge ; Target               ;
+--------+--------------+----------------+------------------+--------------------------------+------------+----------------------+
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[0] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[0] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[1] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[1] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[2] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[2] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[3] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[3] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[4] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[4] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[5] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[5] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[6] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[6] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[7] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[7] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[8] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[8] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[9] ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; DDS:inst0|counter[9] ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[0]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[0]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[1]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[1]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[2]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[2]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[3]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[3]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[4]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[4]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[5]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[5]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[6]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[6]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[7]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[7]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[8]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[8]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[9]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_B[9]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[0]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[0]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[1]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[1]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[2]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[2]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[3]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[3]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[4]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[4]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[5]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[5]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[6]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[6]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[7]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[7]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[8]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[8]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[9]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_G[9]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[0]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[0]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[1]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[1]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[2]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[2]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[3]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[3]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[4]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[4]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[5]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[5]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[6]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[6]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[7]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[7]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[8]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[8]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[9]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; VGA_R[9]~reg0        ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[0]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[0]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[10]     ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[10]     ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[1]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[1]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[2]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[2]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[3]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[3]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[4]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[4]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[5]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[5]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[6]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[6]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[7]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[7]      ;
; 19.000 ; 20.000       ; 1.000          ; High Pulse Width ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[8]      ;
; 19.000 ; 20.000       ; 1.000          ; Low Pulse Width  ; u0|altpll_component|pll|clk[0] ; Rise       ; counter_line[8]      ;
+--------+--------------+----------------+------------------+--------------------------------+------------+----------------------+


+--------------------------------------------------------------------------------------+
; Setup Times                                                                          ;
+-----------+------------+-------+-------+------------+--------------------------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                ;
+-----------+------------+-------+-------+------------+--------------------------------+
; KEY[*]    ; CLOCK_50   ; 4.448 ; 4.448 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  KEY[0]   ; CLOCK_50   ; 4.448 ; 4.448 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; SW[*]     ; CLOCK_50   ; 4.191 ; 4.191 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[0]    ; CLOCK_50   ; 4.180 ; 4.180 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[1]    ; CLOCK_50   ; 4.014 ; 4.014 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[2]    ; CLOCK_50   ; 4.093 ; 4.093 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[3]    ; CLOCK_50   ; 3.956 ; 3.956 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[4]    ; CLOCK_50   ; 4.191 ; 4.191 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[5]    ; CLOCK_50   ; 4.103 ; 4.103 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[6]    ; CLOCK_50   ; 4.080 ; 4.080 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[7]    ; CLOCK_50   ; 4.023 ; 4.023 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[8]    ; CLOCK_50   ; 4.015 ; 4.015 ; Rise       ; u0|altpll_component|pll|clk[0] ;
+-----------+------------+-------+-------+------------+--------------------------------+


+----------------------------------------------------------------------------------------+
; Hold Times                                                                             ;
+-----------+------------+--------+--------+------------+--------------------------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                ;
+-----------+------------+--------+--------+------------+--------------------------------+
; KEY[*]    ; CLOCK_50   ; -4.316 ; -4.316 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  KEY[0]   ; CLOCK_50   ; -4.316 ; -4.316 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; SW[*]     ; CLOCK_50   ; -3.452 ; -3.452 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[0]    ; CLOCK_50   ; -3.586 ; -3.586 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[1]    ; CLOCK_50   ; -3.452 ; -3.452 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[2]    ; CLOCK_50   ; -3.566 ; -3.566 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[3]    ; CLOCK_50   ; -3.464 ; -3.464 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[4]    ; CLOCK_50   ; -3.737 ; -3.737 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[5]    ; CLOCK_50   ; -3.740 ; -3.740 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[6]    ; CLOCK_50   ; -3.750 ; -3.750 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[7]    ; CLOCK_50   ; -3.730 ; -3.730 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[8]    ; CLOCK_50   ; -3.755 ; -3.755 ; Rise       ; u0|altpll_component|pll|clk[0] ;
+-----------+------------+--------+--------+------------+--------------------------------+


+--------------------------------------------------------------------------------------+
; Clock to Output Times                                                                ;
+-----------+------------+-------+-------+------------+--------------------------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                ;
+-----------+------------+-------+-------+------------+--------------------------------+
; VGA_B[*]  ; CLOCK_50   ; 1.872 ; 1.872 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[0] ; CLOCK_50   ; 1.861 ; 1.861 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[1] ; CLOCK_50   ; 1.861 ; 1.861 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[2] ; CLOCK_50   ; 1.864 ; 1.864 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[3] ; CLOCK_50   ; 1.864 ; 1.864 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[4] ; CLOCK_50   ; 1.852 ; 1.852 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[5] ; CLOCK_50   ; 1.862 ; 1.862 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[6] ; CLOCK_50   ; 1.872 ; 1.872 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[7] ; CLOCK_50   ; 1.872 ; 1.872 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[8] ; CLOCK_50   ; 1.831 ; 1.831 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[9] ; CLOCK_50   ; 1.831 ; 1.831 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_BLANK ; CLOCK_50   ; 6.155 ; 6.155 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_CLK   ; CLOCK_50   ; 1.880 ;       ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_G[*]  ; CLOCK_50   ; 1.873 ; 1.873 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[0] ; CLOCK_50   ; 1.848 ; 1.848 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[1] ; CLOCK_50   ; 1.849 ; 1.849 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[2] ; CLOCK_50   ; 1.859 ; 1.859 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[3] ; CLOCK_50   ; 1.844 ; 1.844 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[4] ; CLOCK_50   ; 1.861 ; 1.861 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[5] ; CLOCK_50   ; 1.861 ; 1.861 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[6] ; CLOCK_50   ; 1.862 ; 1.862 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[7] ; CLOCK_50   ; 1.860 ; 1.860 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[8] ; CLOCK_50   ; 1.873 ; 1.873 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[9] ; CLOCK_50   ; 1.873 ; 1.873 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_HS    ; CLOCK_50   ; 4.490 ; 4.490 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_R[*]  ; CLOCK_50   ; 1.859 ; 1.859 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[0] ; CLOCK_50   ; 1.859 ; 1.859 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[1] ; CLOCK_50   ; 1.854 ; 1.854 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[2] ; CLOCK_50   ; 1.849 ; 1.849 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[3] ; CLOCK_50   ; 1.845 ; 1.845 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[4] ; CLOCK_50   ; 1.837 ; 1.837 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[5] ; CLOCK_50   ; 1.847 ; 1.847 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[6] ; CLOCK_50   ; 1.823 ; 1.823 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[7] ; CLOCK_50   ; 1.810 ; 1.810 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[8] ; CLOCK_50   ; 1.810 ; 1.810 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[9] ; CLOCK_50   ; 1.823 ; 1.823 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_VS    ; CLOCK_50   ; 5.005 ; 5.005 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_CLK   ; CLOCK_50   ;       ; 1.880 ; Fall       ; u0|altpll_component|pll|clk[0] ;
+-----------+------------+-------+-------+------------+--------------------------------+


+--------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                        ;
+-----------+------------+-------+-------+------------+--------------------------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                ;
+-----------+------------+-------+-------+------------+--------------------------------+
; VGA_B[*]  ; CLOCK_50   ; 1.831 ; 1.831 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[0] ; CLOCK_50   ; 1.861 ; 1.861 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[1] ; CLOCK_50   ; 1.861 ; 1.861 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[2] ; CLOCK_50   ; 1.864 ; 1.864 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[3] ; CLOCK_50   ; 1.864 ; 1.864 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[4] ; CLOCK_50   ; 1.852 ; 1.852 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[5] ; CLOCK_50   ; 1.862 ; 1.862 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[6] ; CLOCK_50   ; 1.872 ; 1.872 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[7] ; CLOCK_50   ; 1.872 ; 1.872 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[8] ; CLOCK_50   ; 1.831 ; 1.831 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[9] ; CLOCK_50   ; 1.831 ; 1.831 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_BLANK ; CLOCK_50   ; 5.447 ; 5.447 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_CLK   ; CLOCK_50   ; 1.880 ;       ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_G[*]  ; CLOCK_50   ; 1.844 ; 1.844 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[0] ; CLOCK_50   ; 1.848 ; 1.848 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[1] ; CLOCK_50   ; 1.849 ; 1.849 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[2] ; CLOCK_50   ; 1.859 ; 1.859 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[3] ; CLOCK_50   ; 1.844 ; 1.844 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[4] ; CLOCK_50   ; 1.861 ; 1.861 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[5] ; CLOCK_50   ; 1.861 ; 1.861 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[6] ; CLOCK_50   ; 1.862 ; 1.862 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[7] ; CLOCK_50   ; 1.860 ; 1.860 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[8] ; CLOCK_50   ; 1.873 ; 1.873 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[9] ; CLOCK_50   ; 1.873 ; 1.873 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_HS    ; CLOCK_50   ; 4.141 ; 4.141 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_R[*]  ; CLOCK_50   ; 1.810 ; 1.810 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[0] ; CLOCK_50   ; 1.859 ; 1.859 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[1] ; CLOCK_50   ; 1.854 ; 1.854 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[2] ; CLOCK_50   ; 1.849 ; 1.849 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[3] ; CLOCK_50   ; 1.845 ; 1.845 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[4] ; CLOCK_50   ; 1.837 ; 1.837 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[5] ; CLOCK_50   ; 1.847 ; 1.847 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[6] ; CLOCK_50   ; 1.823 ; 1.823 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[7] ; CLOCK_50   ; 1.810 ; 1.810 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[8] ; CLOCK_50   ; 1.810 ; 1.810 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[9] ; CLOCK_50   ; 1.823 ; 1.823 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_VS    ; CLOCK_50   ; 4.240 ; 4.240 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_CLK   ; CLOCK_50   ;       ; 1.880 ; Fall       ; u0|altpll_component|pll|clk[0] ;
+-----------+------------+-------+-------+------------+--------------------------------+


+---------------------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                                         ;
+---------------------------------+--------+-------+----------+---------+---------------------+
; Clock                           ; Setup  ; Hold  ; Recovery ; Removal ; Minimum Pulse Width ;
+---------------------------------+--------+-------+----------+---------+---------------------+
; Worst-case Slack                ; 26.111 ; 0.238 ; N/A      ; N/A     ; 10.000              ;
;  CLOCK_50                       ; N/A    ; N/A   ; N/A      ; N/A     ; 10.000              ;
;  u0|altpll_component|pll|clk[0] ; 26.111 ; 0.238 ; N/A      ; N/A     ; 19.000              ;
; Design-wide TNS                 ; 0.0    ; 0.0   ; 0.0      ; 0.0     ; 0.0                 ;
;  CLOCK_50                       ; N/A    ; N/A   ; N/A      ; N/A     ; 0.000               ;
;  u0|altpll_component|pll|clk[0] ; 0.000  ; 0.000 ; N/A      ; N/A     ; 0.000               ;
+---------------------------------+--------+-------+----------+---------+---------------------+


+--------------------------------------------------------------------------------------+
; Setup Times                                                                          ;
+-----------+------------+-------+-------+------------+--------------------------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                ;
+-----------+------------+-------+-------+------------+--------------------------------+
; KEY[*]    ; CLOCK_50   ; 7.838 ; 7.838 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  KEY[0]   ; CLOCK_50   ; 7.838 ; 7.838 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; SW[*]     ; CLOCK_50   ; 7.588 ; 7.588 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[0]    ; CLOCK_50   ; 7.536 ; 7.536 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[1]    ; CLOCK_50   ; 7.178 ; 7.178 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[2]    ; CLOCK_50   ; 7.368 ; 7.368 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[3]    ; CLOCK_50   ; 7.040 ; 7.040 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[4]    ; CLOCK_50   ; 7.588 ; 7.588 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[5]    ; CLOCK_50   ; 7.329 ; 7.329 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[6]    ; CLOCK_50   ; 7.372 ; 7.372 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[7]    ; CLOCK_50   ; 7.248 ; 7.248 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[8]    ; CLOCK_50   ; 7.213 ; 7.213 ; Rise       ; u0|altpll_component|pll|clk[0] ;
+-----------+------------+-------+-------+------------+--------------------------------+


+----------------------------------------------------------------------------------------+
; Hold Times                                                                             ;
+-----------+------------+--------+--------+------------+--------------------------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                ;
+-----------+------------+--------+--------+------------+--------------------------------+
; KEY[*]    ; CLOCK_50   ; -4.316 ; -4.316 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  KEY[0]   ; CLOCK_50   ; -4.316 ; -4.316 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; SW[*]     ; CLOCK_50   ; -3.452 ; -3.452 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[0]    ; CLOCK_50   ; -3.586 ; -3.586 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[1]    ; CLOCK_50   ; -3.452 ; -3.452 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[2]    ; CLOCK_50   ; -3.566 ; -3.566 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[3]    ; CLOCK_50   ; -3.464 ; -3.464 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[4]    ; CLOCK_50   ; -3.737 ; -3.737 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[5]    ; CLOCK_50   ; -3.740 ; -3.740 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[6]    ; CLOCK_50   ; -3.750 ; -3.750 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[7]    ; CLOCK_50   ; -3.730 ; -3.730 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  SW[8]    ; CLOCK_50   ; -3.755 ; -3.755 ; Rise       ; u0|altpll_component|pll|clk[0] ;
+-----------+------------+--------+--------+------------+--------------------------------+


+----------------------------------------------------------------------------------------+
; Clock to Output Times                                                                  ;
+-----------+------------+--------+--------+------------+--------------------------------+
; Data Port ; Clock Port ; Rise   ; Fall   ; Clock Edge ; Clock Reference                ;
+-----------+------------+--------+--------+------------+--------------------------------+
; VGA_B[*]  ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[0] ; CLOCK_50   ; 3.379  ; 3.379  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[1] ; CLOCK_50   ; 3.379  ; 3.379  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[2] ; CLOCK_50   ; 3.381  ; 3.381  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[3] ; CLOCK_50   ; 3.381  ; 3.381  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[4] ; CLOCK_50   ; 3.369  ; 3.369  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[5] ; CLOCK_50   ; 3.379  ; 3.379  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[6] ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[7] ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[8] ; CLOCK_50   ; 3.347  ; 3.347  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[9] ; CLOCK_50   ; 3.347  ; 3.347  ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_BLANK ; CLOCK_50   ; 12.345 ; 12.345 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_CLK   ; CLOCK_50   ; 3.329  ;        ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_G[*]  ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[0] ; CLOCK_50   ; 3.362  ; 3.362  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[1] ; CLOCK_50   ; 3.365  ; 3.365  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[2] ; CLOCK_50   ; 3.375  ; 3.375  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[3] ; CLOCK_50   ; 3.359  ; 3.359  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[4] ; CLOCK_50   ; 3.376  ; 3.376  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[5] ; CLOCK_50   ; 3.376  ; 3.376  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[6] ; CLOCK_50   ; 3.377  ; 3.377  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[7] ; CLOCK_50   ; 3.375  ; 3.375  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[8] ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[9] ; CLOCK_50   ; 3.389  ; 3.389  ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_HS    ; CLOCK_50   ; 8.944  ; 8.944  ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_R[*]  ; CLOCK_50   ; 3.376  ; 3.376  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[0] ; CLOCK_50   ; 3.376  ; 3.376  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[1] ; CLOCK_50   ; 3.371  ; 3.371  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[2] ; CLOCK_50   ; 3.366  ; 3.366  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[3] ; CLOCK_50   ; 3.361  ; 3.361  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[4] ; CLOCK_50   ; 3.355  ; 3.355  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[5] ; CLOCK_50   ; 3.365  ; 3.365  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[6] ; CLOCK_50   ; 3.339  ; 3.339  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[7] ; CLOCK_50   ; 3.325  ; 3.325  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[8] ; CLOCK_50   ; 3.325  ; 3.325  ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[9] ; CLOCK_50   ; 3.339  ; 3.339  ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_VS    ; CLOCK_50   ; 10.030 ; 10.030 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_CLK   ; CLOCK_50   ;        ; 3.329  ; Fall       ; u0|altpll_component|pll|clk[0] ;
+-----------+------------+--------+--------+------------+--------------------------------+


+--------------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                        ;
+-----------+------------+-------+-------+------------+--------------------------------+
; Data Port ; Clock Port ; Rise  ; Fall  ; Clock Edge ; Clock Reference                ;
+-----------+------------+-------+-------+------------+--------------------------------+
; VGA_B[*]  ; CLOCK_50   ; 1.831 ; 1.831 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[0] ; CLOCK_50   ; 1.861 ; 1.861 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[1] ; CLOCK_50   ; 1.861 ; 1.861 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[2] ; CLOCK_50   ; 1.864 ; 1.864 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[3] ; CLOCK_50   ; 1.864 ; 1.864 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[4] ; CLOCK_50   ; 1.852 ; 1.852 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[5] ; CLOCK_50   ; 1.862 ; 1.862 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[6] ; CLOCK_50   ; 1.872 ; 1.872 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[7] ; CLOCK_50   ; 1.872 ; 1.872 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[8] ; CLOCK_50   ; 1.831 ; 1.831 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_B[9] ; CLOCK_50   ; 1.831 ; 1.831 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_BLANK ; CLOCK_50   ; 5.447 ; 5.447 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_CLK   ; CLOCK_50   ; 1.880 ;       ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_G[*]  ; CLOCK_50   ; 1.844 ; 1.844 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[0] ; CLOCK_50   ; 1.848 ; 1.848 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[1] ; CLOCK_50   ; 1.849 ; 1.849 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[2] ; CLOCK_50   ; 1.859 ; 1.859 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[3] ; CLOCK_50   ; 1.844 ; 1.844 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[4] ; CLOCK_50   ; 1.861 ; 1.861 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[5] ; CLOCK_50   ; 1.861 ; 1.861 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[6] ; CLOCK_50   ; 1.862 ; 1.862 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[7] ; CLOCK_50   ; 1.860 ; 1.860 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[8] ; CLOCK_50   ; 1.873 ; 1.873 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_G[9] ; CLOCK_50   ; 1.873 ; 1.873 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_HS    ; CLOCK_50   ; 4.141 ; 4.141 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_R[*]  ; CLOCK_50   ; 1.810 ; 1.810 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[0] ; CLOCK_50   ; 1.859 ; 1.859 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[1] ; CLOCK_50   ; 1.854 ; 1.854 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[2] ; CLOCK_50   ; 1.849 ; 1.849 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[3] ; CLOCK_50   ; 1.845 ; 1.845 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[4] ; CLOCK_50   ; 1.837 ; 1.837 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[5] ; CLOCK_50   ; 1.847 ; 1.847 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[6] ; CLOCK_50   ; 1.823 ; 1.823 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[7] ; CLOCK_50   ; 1.810 ; 1.810 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[8] ; CLOCK_50   ; 1.810 ; 1.810 ; Rise       ; u0|altpll_component|pll|clk[0] ;
;  VGA_R[9] ; CLOCK_50   ; 1.823 ; 1.823 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_VS    ; CLOCK_50   ; 4.240 ; 4.240 ; Rise       ; u0|altpll_component|pll|clk[0] ;
; VGA_CLK   ; CLOCK_50   ;       ; 1.880 ; Fall       ; u0|altpll_component|pll|clk[0] ;
+-----------+------------+-------+-------+------------+--------------------------------+


+-------------------------------------------------------------------------------------------------------------+
; Setup Transfers                                                                                             ;
+--------------------------------+--------------------------------+----------+----------+----------+----------+
; From Clock                     ; To Clock                       ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+--------------------------------+--------------------------------+----------+----------+----------+----------+
; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 1778580  ; 0        ; 0        ; 0        ;
+--------------------------------+--------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+-------------------------------------------------------------------------------------------------------------+
; Hold Transfers                                                                                              ;
+--------------------------------+--------------------------------+----------+----------+----------+----------+
; From Clock                     ; To Clock                       ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+--------------------------------+--------------------------------+----------+----------+----------+----------+
; u0|altpll_component|pll|clk[0] ; u0|altpll_component|pll|clk[0] ; 1778580  ; 0        ; 0        ; 0        ;
+--------------------------------+--------------------------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


---------------
; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


---------------
; Report RSKM ;
---------------
No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 0     ; 0    ;
; Unconstrained Input Ports       ; 10    ; 10   ;
; Unconstrained Input Port Paths  ; 76    ; 76   ;
; Unconstrained Output Ports      ; 34    ; 34   ;
; Unconstrained Output Port Paths ; 68    ; 68   ;
+---------------------------------+-------+------+


+------------------------------------+
; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Warning (125092): Tcl Script File clock.qip not found
    Info (125063): set_global_assignment -name QIP_FILE clock.qip
Info: *******************************************************************
Info: Running Quartus II 32-bit TimeQuest Timing Analyzer
    Info: Version 11.1 Build 216 11/23/2011 Service Pack 1 SJ Web Edition
    Info: Processing started: Fri Jan 13 16:57:17 2012
Info: Command: quartus_sta top -c top
Info: qsta_default_script.tcl version: #1
Warning (20028): Parallel compilation is not licensed and has been disabled
Info (21077): Low junction temperature is 0 degrees C
Info (21077): High junction temperature is 85 degrees C
Critical Warning (332012): Synopsys Design Constraints File file not found: 'top.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info (332142): No user constrained generated clocks found in the design. Calling "derive_pll_clocks -create_base_clocks"
Info (332110): Deriving PLL Clocks
    Info (332110): create_clock -period 20.000 -waveform {0.000 10.000} -name CLOCK_50 CLOCK_50
    Info (332110): create_generated_clock -source {u0|altpll_component|pll|inclk[0]} -divide_by 2 -duty_cycle 50.00 -name {u0|altpll_component|pll|clk[0]} {u0|altpll_component|pll|clk[0]}
Info (332142): No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
Info (332096): The command derive_clocks did not find any clocks to derive.  No clocks were created or changed.
Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Analyzing Slow Model
Info (332146): Worst-case setup slack is 26.111
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    26.111         0.000 u0|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.521
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.521         0.000 u0|altpll_component|pll|clk[0] 
Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is 10.000
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    10.000         0.000 CLOCK_50 
    Info (332119):    19.000         0.000 u0|altpll_component|pll|clk[0] 
Info (332001): The selected device family is not supported by the report_metastability command.
Info: Analyzing Fast Model
Info (306004): Started post-fitting delay annotation
Warning (306006): Found 35 output pins without output pin load capacitance assignment
    Info (306007): Pin "VGA_R[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_R[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_R[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_R[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_R[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_R[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_R[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_R[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_R[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_R[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_B[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_B[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_B[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_B[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_B[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_B[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_B[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_B[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_B[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_B[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_G[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_G[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_G[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_G[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_G[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_G[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_G[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_G[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_G[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_G[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_CLK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_HS" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_VS" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_BLANK" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
    Info (306007): Pin "VGA_SYNC" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis
Info (306005): Delay annotation completed successfully
Info (332146): Worst-case setup slack is 33.523
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    33.523         0.000 u0|altpll_component|pll|clk[0] 
Info (332146): Worst-case hold slack is 0.238
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):     0.238         0.000 u0|altpll_component|pll|clk[0] 
Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is 10.000
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    10.000         0.000 CLOCK_50 
    Info (332119):    19.000         0.000 u0|altpll_component|pll|clk[0] 
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus II 32-bit TimeQuest Timing Analyzer was successful. 0 errors, 4 warnings
    Info: Peak virtual memory: 279 megabytes
    Info: Processing ended: Fri Jan 13 16:57:26 2012
    Info: Elapsed time: 00:00:09
    Info: Total CPU time (on all processors): 00:00:06


