TimeQuest Timing Analyzer report for top
Sun Sep 21 16:54:58 2014
Quartus II 64-Bit Version 13.0.0 Build 156 04/24/2013 SJ Full Version


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; Table of Contents ;
---------------------
  1. Legal Notice
  2. TimeQuest Timing Analyzer Summary
  3. Parallel Compilation
  4. Clocks
  5. Slow Model Fmax Summary
  6. Slow Model Setup Summary
  7. Slow Model Hold Summary
  8. Slow Model Recovery Summary
  9. Slow Model Removal Summary
 10. Slow Model Minimum Pulse Width Summary
 11. Slow Model Setup: 'ADCclk:u1|sclk'
 12. Slow Model Setup: 'dac:dac1|sclk'
 13. Slow Model Setup: 'iCLK_50'
 14. Slow Model Hold: 'iCLK_50'
 15. Slow Model Hold: 'ADCclk:u1|sclk'
 16. Slow Model Hold: 'dac:dac1|sclk'
 17. Slow Model Minimum Pulse Width: 'iCLK_50'
 18. Slow Model Minimum Pulse Width: 'ADCclk:u1|sclk'
 19. Slow Model Minimum Pulse Width: 'dac:dac1|sclk'
 20. Setup Times
 21. Hold Times
 22. Clock to Output Times
 23. Minimum Clock to Output Times
 24. Propagation Delay
 25. Minimum Propagation Delay
 26. Fast Model Setup Summary
 27. Fast Model Hold Summary
 28. Fast Model Recovery Summary
 29. Fast Model Removal Summary
 30. Fast Model Minimum Pulse Width Summary
 31. Fast Model Setup: 'ADCclk:u1|sclk'
 32. Fast Model Setup: 'dac:dac1|sclk'
 33. Fast Model Setup: 'iCLK_50'
 34. Fast Model Hold: 'iCLK_50'
 35. Fast Model Hold: 'dac:dac1|sclk'
 36. Fast Model Hold: 'ADCclk:u1|sclk'
 37. Fast Model Minimum Pulse Width: 'iCLK_50'
 38. Fast Model Minimum Pulse Width: 'ADCclk:u1|sclk'
 39. Fast Model Minimum Pulse Width: 'dac:dac1|sclk'
 40. Setup Times
 41. Hold Times
 42. Clock to Output Times
 43. Minimum Clock to Output Times
 44. Propagation Delay
 45. Minimum Propagation Delay
 46. Multicorner Timing Analysis Summary
 47. Setup Times
 48. Hold Times
 49. Clock to Output Times
 50. Minimum Clock to Output Times
 51. Progagation Delay
 52. Minimum Progagation Delay
 53. Setup Transfers
 54. Hold Transfers
 55. Report TCCS
 56. Report RSKM
 57. Unconstrained Paths
 58. TimeQuest Timing Analyzer Messages



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; Legal Notice ;
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Copyright (C) 1991-2013 Altera Corporation
Your use of Altera Corporation's design tools, logic functions 
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functions, and any output files from any of the foregoing 
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without limitation, that your use is for the sole purpose of 
programming logic devices manufactured by Altera and sold by 
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; TimeQuest Timing Analyzer Summary                                        ;
+--------------------+-----------------------------------------------------+
; Quartus II Version ; Version 13.0.0 Build 156 04/24/2013 SJ Full Version ;
; Revision Name      ; top                                                 ;
; Device Family      ; Cyclone II                                          ;
; Device Name        ; EP2C70F896C6                                        ;
; Timing Models      ; Final                                               ;
; Delay Model        ; Combined                                            ;
; Rise/Fall Delays   ; Unavailable                                         ;
+--------------------+-----------------------------------------------------+


+------------------------------------------+
; Parallel Compilation                     ;
+----------------------------+-------------+
; Processors                 ; Number      ;
+----------------------------+-------------+
; Number detected on machine ; 8           ;
; Maximum allowed            ; 4           ;
;                            ;             ;
; Average used               ; 1.00        ;
; Maximum used               ; 2           ;
;                            ;             ;
; Usage by Processor         ; % Time Used ;
;     Processor 1            ; 100.0%      ;
;     Processor 2            ; < 0.1%      ;
;     Processors 3-8         ;   0.0%      ;
+----------------------------+-------------+


+------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+
; Clocks                                                                                                                                                                                         ;
+----------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+--------------------+
; Clock Name     ; Type ; Period ; Frequency  ; Rise  ; Fall  ; Duty Cycle ; Divide by ; Multiply by ; Phase ; Offset ; Edge List ; Edge Shift ; Inverted ; Master ; Source ; Targets            ;
+----------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+--------------------+
; ADCclk:u1|sclk ; Base ; 1.000  ; 1000.0 MHz ; 0.000 ; 0.500 ;            ;           ;             ;       ;        ;           ;            ;          ;        ;        ; { ADCclk:u1|sclk } ;
; dac:dac1|sclk  ; Base ; 1.000  ; 1000.0 MHz ; 0.000 ; 0.500 ;            ;           ;             ;       ;        ;           ;            ;          ;        ;        ; { dac:dac1|sclk }  ;
; iCLK_50        ; Base ; 1.000  ; 1000.0 MHz ; 0.000 ; 0.500 ;            ;           ;             ;       ;        ;           ;            ;          ;        ;        ; { iCLK_50 }        ;
+----------------+------+--------+------------+-------+-------+------------+-----------+-------------+-------+--------+-----------+------------+----------+--------+--------+--------------------+


+----------------------------------------------------------------------------------------------------------------+
; Slow Model Fmax Summary                                                                                        ;
+-------------+-----------------+----------------+---------------------------------------------------------------+
; Fmax        ; Restricted Fmax ; Clock Name     ; Note                                                          ;
+-------------+-----------------+----------------+---------------------------------------------------------------+
; 279.49 MHz  ; 279.49 MHz      ; ADCclk:u1|sclk ;                                                               ;
; 434.22 MHz  ; 434.22 MHz      ; dac:dac1|sclk  ;                                                               ;
; 1338.69 MHz ; 420.17 MHz      ; iCLK_50        ; limit due to minimum period restriction (max I/O toggle rate) ;
+-------------+-----------------+----------------+---------------------------------------------------------------+
This panel reports FMAX for every clock in the design, regardless of the user-specified clock periods.  FMAX is only computed for paths where the source and destination registers or ports are driven by the same clock.  Paths of different clocks, including generated clocks, are ignored.  For paths between a clock and its inversion, FMAX is computed as if the rising and falling edges are scaled along with FMAX, such that the duty cycle (in terms of a percentage) is maintained. Altera recommends that you always use clock constraints and other slack reports for sign-off analysis.


+-----------------------------------------+
; Slow Model Setup Summary                ;
+----------------+--------+---------------+
; Clock          ; Slack  ; End Point TNS ;
+----------------+--------+---------------+
; ADCclk:u1|sclk ; -1.945 ; -99.183       ;
; dac:dac1|sclk  ; -1.303 ; -50.459       ;
; iCLK_50        ; 0.253  ; 0.000         ;
+----------------+--------+---------------+


+-----------------------------------------+
; Slow Model Hold Summary                 ;
+----------------+--------+---------------+
; Clock          ; Slack  ; End Point TNS ;
+----------------+--------+---------------+
; iCLK_50        ; -2.731 ; -2.731        ;
; ADCclk:u1|sclk ; 0.391  ; 0.000         ;
; dac:dac1|sclk  ; 0.409  ; 0.000         ;
+----------------+--------+---------------+


-------------------------------
; Slow Model Recovery Summary ;
-------------------------------
No paths to report.


------------------------------
; Slow Model Removal Summary ;
------------------------------
No paths to report.


+-----------------------------------------+
; Slow Model Minimum Pulse Width Summary  ;
+----------------+--------+---------------+
; Clock          ; Slack  ; End Point TNS ;
+----------------+--------+---------------+
; iCLK_50        ; -1.380 ; -5.380        ;
; ADCclk:u1|sclk ; -0.500 ; -71.000       ;
; dac:dac1|sclk  ; -0.500 ; -41.000       ;
+----------------+--------+---------------+


+------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'ADCclk:u1|sclk'                                                                                     ;
+--------+-----------------+------------------+----------------+----------------+--------------+------------+------------+
; Slack  ; From Node       ; To Node          ; Launch Clock   ; Latch Clock    ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------+------------------+----------------+----------------+--------------+------------+------------+
; -1.945 ; ADC:u2|count[1] ; ADC:u2|d2[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.937      ;
; -1.945 ; ADC:u2|count[1] ; ADC:u2|d2[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.937      ;
; -1.945 ; ADC:u2|count[1] ; ADC:u2|d2[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.937      ;
; -1.945 ; ADC:u2|count[1] ; ADC:u2|d1[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.937      ;
; -1.945 ; ADC:u2|count[1] ; ADC:u2|d2[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.937      ;
; -1.945 ; ADC:u2|count[1] ; ADC:u2|d1[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.937      ;
; -1.945 ; ADC:u2|count[1] ; ADC:u2|d2[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.937      ;
; -1.922 ; ADC:u2|count[3] ; ADC:u2|d2[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.914      ;
; -1.922 ; ADC:u2|count[3] ; ADC:u2|d2[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.914      ;
; -1.922 ; ADC:u2|count[3] ; ADC:u2|d2[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.914      ;
; -1.922 ; ADC:u2|count[3] ; ADC:u2|d1[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.914      ;
; -1.922 ; ADC:u2|count[3] ; ADC:u2|d2[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.914      ;
; -1.922 ; ADC:u2|count[3] ; ADC:u2|d1[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.914      ;
; -1.922 ; ADC:u2|count[3] ; ADC:u2|d2[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.914      ;
; -1.811 ; ADC:u2|count[2] ; ADC:u2|d2[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.803      ;
; -1.811 ; ADC:u2|count[2] ; ADC:u2|d2[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.803      ;
; -1.811 ; ADC:u2|count[2] ; ADC:u2|d2[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.803      ;
; -1.811 ; ADC:u2|count[2] ; ADC:u2|d1[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.803      ;
; -1.811 ; ADC:u2|count[2] ; ADC:u2|d2[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.803      ;
; -1.811 ; ADC:u2|count[2] ; ADC:u2|d1[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.803      ;
; -1.811 ; ADC:u2|count[2] ; ADC:u2|d2[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.803      ;
; -1.808 ; ADC:u2|count[5] ; ADC:u2|d1_sr[0]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.800      ;
; -1.808 ; ADC:u2|count[5] ; ADC:u2|d2_sr[0]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.800      ;
; -1.808 ; ADC:u2|count[5] ; ADC:u2|d2_sr[1]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.800      ;
; -1.808 ; ADC:u2|count[5] ; ADC:u2|d2_sr[10] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.800      ;
; -1.808 ; ADC:u2|count[5] ; ADC:u2|d2_sr[11] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.800      ;
; -1.724 ; ADC:u2|count[5] ; ADC:u2|d2[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.716      ;
; -1.724 ; ADC:u2|count[5] ; ADC:u2|d2[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.716      ;
; -1.724 ; ADC:u2|count[5] ; ADC:u2|d2[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.716      ;
; -1.724 ; ADC:u2|count[5] ; ADC:u2|d1[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.716      ;
; -1.724 ; ADC:u2|count[5] ; ADC:u2|d2[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.716      ;
; -1.724 ; ADC:u2|count[5] ; ADC:u2|d1[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.716      ;
; -1.724 ; ADC:u2|count[5] ; ADC:u2|d2[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.716      ;
; -1.679 ; ADC:u2|count[0] ; ADC:u2|d2[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.671      ;
; -1.679 ; ADC:u2|count[0] ; ADC:u2|d2[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.671      ;
; -1.679 ; ADC:u2|count[0] ; ADC:u2|d2[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.671      ;
; -1.679 ; ADC:u2|count[0] ; ADC:u2|d1[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.671      ;
; -1.679 ; ADC:u2|count[0] ; ADC:u2|d2[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.671      ;
; -1.679 ; ADC:u2|count[0] ; ADC:u2|d1[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.671      ;
; -1.679 ; ADC:u2|count[0] ; ADC:u2|d2[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.671      ;
; -1.676 ; ADC:u2|count[1] ; ADC:u2|d2[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.712      ;
; -1.676 ; ADC:u2|count[1] ; ADC:u2|d2[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.712      ;
; -1.676 ; ADC:u2|count[1] ; ADC:u2|d1[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.712      ;
; -1.653 ; ADC:u2|count[3] ; ADC:u2|d2[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.689      ;
; -1.653 ; ADC:u2|count[3] ; ADC:u2|d2[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.689      ;
; -1.653 ; ADC:u2|count[3] ; ADC:u2|d1[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.689      ;
; -1.542 ; ADC:u2|count[2] ; ADC:u2|d2[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.578      ;
; -1.542 ; ADC:u2|count[2] ; ADC:u2|d2[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.578      ;
; -1.542 ; ADC:u2|count[2] ; ADC:u2|d1[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.578      ;
; -1.536 ; ADC:u2|count[4] ; ADC:u2|d2[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.528      ;
; -1.536 ; ADC:u2|count[4] ; ADC:u2|d2[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.528      ;
; -1.536 ; ADC:u2|count[4] ; ADC:u2|d2[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.528      ;
; -1.536 ; ADC:u2|count[4] ; ADC:u2|d1[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.528      ;
; -1.536 ; ADC:u2|count[4] ; ADC:u2|d2[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.528      ;
; -1.536 ; ADC:u2|count[4] ; ADC:u2|d1[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.528      ;
; -1.536 ; ADC:u2|count[4] ; ADC:u2|d2[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.528      ;
; -1.532 ; ADC:u2|count[4] ; ADC:u2|d1_sr[0]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.524      ;
; -1.532 ; ADC:u2|count[4] ; ADC:u2|d2_sr[0]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.524      ;
; -1.532 ; ADC:u2|count[4] ; ADC:u2|d2_sr[1]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.524      ;
; -1.532 ; ADC:u2|count[4] ; ADC:u2|d2_sr[10] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.524      ;
; -1.532 ; ADC:u2|count[4] ; ADC:u2|d2_sr[11] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.044     ; 2.524      ;
; -1.512 ; ADC:u2|count[1] ; ADC:u2|d2[2]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.548      ;
; -1.512 ; ADC:u2|count[1] ; ADC:u2|d2[4]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.548      ;
; -1.512 ; ADC:u2|count[1] ; ADC:u2|d2[7]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.548      ;
; -1.512 ; ADC:u2|count[1] ; ADC:u2|d1[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.548      ;
; -1.512 ; ADC:u2|count[1] ; ADC:u2|d2[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.548      ;
; -1.512 ; ADC:u2|count[1] ; ADC:u2|d1[12]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.548      ;
; -1.512 ; ADC:u2|count[1] ; ADC:u2|d2[12]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.548      ;
; -1.512 ; ADC:u2|count[1] ; ADC:u2|d1[13]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.548      ;
; -1.512 ; ADC:u2|count[1] ; ADC:u2|d2[13]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.548      ;
; -1.512 ; ADC:u2|count[1] ; ADC:u2|d1[14]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.548      ;
; -1.512 ; ADC:u2|count[1] ; ADC:u2|d2[14]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.548      ;
; -1.512 ; ADC:u2|count[1] ; ADC:u2|d1[15]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.548      ;
; -1.512 ; ADC:u2|count[1] ; ADC:u2|d2[15]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.548      ;
; -1.489 ; ADC:u2|count[3] ; ADC:u2|d2[2]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.525      ;
; -1.489 ; ADC:u2|count[3] ; ADC:u2|d2[4]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.525      ;
; -1.489 ; ADC:u2|count[3] ; ADC:u2|d2[7]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.525      ;
; -1.489 ; ADC:u2|count[3] ; ADC:u2|d1[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.525      ;
; -1.489 ; ADC:u2|count[3] ; ADC:u2|d2[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.525      ;
; -1.489 ; ADC:u2|count[3] ; ADC:u2|d1[12]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.525      ;
; -1.489 ; ADC:u2|count[3] ; ADC:u2|d2[12]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.525      ;
; -1.489 ; ADC:u2|count[3] ; ADC:u2|d1[13]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.525      ;
; -1.489 ; ADC:u2|count[3] ; ADC:u2|d2[13]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.525      ;
; -1.489 ; ADC:u2|count[3] ; ADC:u2|d1[14]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.525      ;
; -1.489 ; ADC:u2|count[3] ; ADC:u2|d2[14]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.525      ;
; -1.489 ; ADC:u2|count[3] ; ADC:u2|d1[15]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.525      ;
; -1.489 ; ADC:u2|count[3] ; ADC:u2|d2[15]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.525      ;
; -1.463 ; ADC:u2|count[0] ; ADC:u2|count[4]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.499      ;
; -1.455 ; ADC:u2|count[5] ; ADC:u2|d2[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.491      ;
; -1.455 ; ADC:u2|count[5] ; ADC:u2|d2[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.491      ;
; -1.455 ; ADC:u2|count[5] ; ADC:u2|d1[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.491      ;
; -1.410 ; ADC:u2|count[0] ; ADC:u2|d2[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.446      ;
; -1.410 ; ADC:u2|count[0] ; ADC:u2|d2[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.446      ;
; -1.410 ; ADC:u2|count[0] ; ADC:u2|d1[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.446      ;
; -1.396 ; ADC:u2|count[1] ; ADC:u2|count[4]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.432      ;
; -1.378 ; ADC:u2|count[2] ; ADC:u2|d2[2]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.414      ;
; -1.378 ; ADC:u2|count[2] ; ADC:u2|d2[4]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.414      ;
; -1.378 ; ADC:u2|count[2] ; ADC:u2|d2[7]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.414      ;
; -1.378 ; ADC:u2|count[2] ; ADC:u2|d1[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.414      ;
; -1.378 ; ADC:u2|count[2] ; ADC:u2|d2[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 2.414      ;
+--------+-----------------+------------------+----------------+----------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'dac:dac1|sclk'                                                                                         ;
+--------+---------------------+-------------------+---------------+---------------+--------------+------------+------------+
; Slack  ; From Node           ; To Node           ; Launch Clock  ; Latch Clock   ; Relationship ; Clock Skew ; Data Delay ;
+--------+---------------------+-------------------+---------------+---------------+--------------+------------+------------+
; -1.303 ; dac:dac1|counter[4] ; dac:dac1|sr_a[0]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.339      ;
; -1.303 ; dac:dac1|counter[4] ; dac:dac1|sr_a[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.339      ;
; -1.303 ; dac:dac1|counter[4] ; dac:dac1|sr_a[2]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.339      ;
; -1.303 ; dac:dac1|counter[4] ; dac:dac1|sr_a[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.339      ;
; -1.303 ; dac:dac1|counter[4] ; dac:dac1|sr_a[4]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.339      ;
; -1.303 ; dac:dac1|counter[4] ; dac:dac1|sr_a[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.339      ;
; -1.303 ; dac:dac1|counter[4] ; dac:dac1|sr_a[6]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.339      ;
; -1.303 ; dac:dac1|counter[4] ; dac:dac1|sr_a[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.339      ;
; -1.303 ; dac:dac1|counter[4] ; dac:dac1|sr_a[8]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.339      ;
; -1.303 ; dac:dac1|counter[4] ; dac:dac1|sr_b[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.339      ;
; -1.303 ; dac:dac1|counter[4] ; dac:dac1|sr_b[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.339      ;
; -1.303 ; dac:dac1|counter[4] ; dac:dac1|sr_b[6]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.339      ;
; -1.303 ; dac:dac1|counter[4] ; dac:dac1|sr_b[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.339      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_a[10] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_a[11] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_a[12] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_a[13] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_a[14] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_a[15] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_b[0]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_b[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_b[9]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_b[10] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_b[11] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_b[12] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_b[13] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_b[14] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.299 ; dac:dac1|counter[4] ; dac:dac1|sr_b[15] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.336      ;
; -1.188 ; dac:dac1|counter[6] ; dac:dac1|sr_b[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.224      ;
; -1.187 ; dac:dac1|counter[6] ; dac:dac1|sr_a[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.223      ;
; -1.187 ; dac:dac1|counter[6] ; dac:dac1|sr_a[4]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.223      ;
; -1.183 ; dac:dac1|counter[6] ; dac:dac1|sr_b[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.219      ;
; -1.173 ; dac:dac1|counter[4] ; dac:dac1|sr_a[9]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.209      ;
; -1.173 ; dac:dac1|counter[4] ; dac:dac1|sr_b[2]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.209      ;
; -1.173 ; dac:dac1|counter[4] ; dac:dac1|sr_b[4]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.209      ;
; -1.173 ; dac:dac1|counter[4] ; dac:dac1|sr_b[8]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.209      ;
; -1.173 ; dac:dac1|counter[6] ; dac:dac1|sr_a[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.209      ;
; -1.165 ; dac:dac1|counter[6] ; dac:dac1|sr_a[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.201      ;
; -1.163 ; dac:dac1|counter[3] ; dac:dac1|sr_a[0]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.199      ;
; -1.163 ; dac:dac1|counter[3] ; dac:dac1|sr_a[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.199      ;
; -1.163 ; dac:dac1|counter[3] ; dac:dac1|sr_a[2]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.199      ;
; -1.163 ; dac:dac1|counter[3] ; dac:dac1|sr_a[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.199      ;
; -1.163 ; dac:dac1|counter[3] ; dac:dac1|sr_a[4]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.199      ;
; -1.163 ; dac:dac1|counter[3] ; dac:dac1|sr_a[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.199      ;
; -1.163 ; dac:dac1|counter[3] ; dac:dac1|sr_a[6]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.199      ;
; -1.163 ; dac:dac1|counter[3] ; dac:dac1|sr_a[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.199      ;
; -1.163 ; dac:dac1|counter[3] ; dac:dac1|sr_a[8]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.199      ;
; -1.163 ; dac:dac1|counter[3] ; dac:dac1|sr_b[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.199      ;
; -1.163 ; dac:dac1|counter[3] ; dac:dac1|sr_b[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.199      ;
; -1.163 ; dac:dac1|counter[3] ; dac:dac1|sr_b[6]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.199      ;
; -1.163 ; dac:dac1|counter[3] ; dac:dac1|sr_b[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.199      ;
; -1.162 ; dac:dac1|counter[6] ; dac:dac1|sr_a[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.198      ;
; -1.159 ; dac:dac1|counter[4] ; dac:dac1|sync     ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_a[10] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_a[11] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_a[12] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_a[13] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_a[14] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_a[15] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_b[0]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_b[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_b[9]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_b[10] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_b[11] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_b[12] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_b[13] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_b[14] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.159 ; dac:dac1|counter[3] ; dac:dac1|sr_b[15] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.196      ;
; -1.109 ; dac:dac1|counter[7] ; dac:dac1|sr_b[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.145      ;
; -1.108 ; dac:dac1|counter[7] ; dac:dac1|sr_a[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.144      ;
; -1.108 ; dac:dac1|counter[7] ; dac:dac1|sr_a[4]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.144      ;
; -1.104 ; dac:dac1|counter[7] ; dac:dac1|sr_b[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.140      ;
; -1.094 ; dac:dac1|counter[7] ; dac:dac1|sr_a[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.130      ;
; -1.086 ; dac:dac1|counter[7] ; dac:dac1|sr_a[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.122      ;
; -1.083 ; dac:dac1|counter[7] ; dac:dac1|sr_a[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.119      ;
; -1.061 ; dac:dac1|counter[0] ; dac:dac1|sr_b[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.097      ;
; -1.060 ; dac:dac1|counter[0] ; dac:dac1|sr_b[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.096      ;
; -1.059 ; dac:dac1|counter[0] ; dac:dac1|sr_a[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.095      ;
; -1.059 ; dac:dac1|counter[0] ; dac:dac1|sr_a[4]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.095      ;
; -1.054 ; dac:dac1|counter[6] ; dac:dac1|sr_a[0]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.090      ;
; -1.054 ; dac:dac1|counter[6] ; dac:dac1|sr_a[2]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.090      ;
; -1.054 ; dac:dac1|counter[6] ; dac:dac1|sr_a[6]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.090      ;
; -1.054 ; dac:dac1|counter[6] ; dac:dac1|sr_a[8]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.090      ;
; -1.054 ; dac:dac1|counter[6] ; dac:dac1|sr_b[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.090      ;
; -1.054 ; dac:dac1|counter[6] ; dac:dac1|sr_b[6]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.090      ;
; -1.052 ; dac:dac1|counter[0] ; dac:dac1|sr_b[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 2.088      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_a[10] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_a[11] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_a[12] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_a[13] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_a[14] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_a[15] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_b[0]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_b[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_b[9]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_b[10] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_b[11] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_b[12] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_b[13] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
; -1.050 ; dac:dac1|counter[6] ; dac:dac1|sr_b[14] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.001      ; 2.087      ;
+--------+---------------------+-------------------+---------------+---------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Setup: 'iCLK_50'                                                                                                    ;
+-------+------------------------+------------------------+---------------+-------------+--------------+------------+------------+
; Slack ; From Node              ; To Node                ; Launch Clock  ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+------------------------+------------------------+---------------+-------------+--------------+------------+------------+
; 0.253 ; ADCclk:u1|clk_count[0] ; ADCclk:u1|clk_count[1] ; iCLK_50       ; iCLK_50     ; 1.000        ; 0.000      ; 0.783      ;
; 0.255 ; ADCclk:u1|clk_count[1] ; ADCclk:u1|sclk         ; iCLK_50       ; iCLK_50     ; 1.000        ; 0.000      ; 0.781      ;
; 0.379 ; ADCclk:u1|clk_count[0] ; ADCclk:u1|clk_count[0] ; iCLK_50       ; iCLK_50     ; 1.000        ; 0.000      ; 0.657      ;
; 0.379 ; ADCclk:u1|clk_count[1] ; ADCclk:u1|clk_count[1] ; iCLK_50       ; iCLK_50     ; 1.000        ; 0.000      ; 0.657      ;
; 3.001 ; dac:dac1|sclk          ; dac:dac1|sclk          ; dac:dac1|sclk ; iCLK_50     ; 0.500        ; 2.872      ; 0.657      ;
; 3.501 ; dac:dac1|sclk          ; dac:dac1|sclk          ; dac:dac1|sclk ; iCLK_50     ; 1.000        ; 2.872      ; 0.657      ;
+-------+------------------------+------------------------+---------------+-------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'iCLK_50'                                                                                                      ;
+--------+------------------------+------------------------+---------------+-------------+--------------+------------+------------+
; Slack  ; From Node              ; To Node                ; Launch Clock  ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------------------+------------------------+---------------+-------------+--------------+------------+------------+
; -2.731 ; dac:dac1|sclk          ; dac:dac1|sclk          ; dac:dac1|sclk ; iCLK_50     ; 0.000        ; 2.872      ; 0.657      ;
; -2.231 ; dac:dac1|sclk          ; dac:dac1|sclk          ; dac:dac1|sclk ; iCLK_50     ; -0.500       ; 2.872      ; 0.657      ;
; 0.391  ; ADCclk:u1|clk_count[0] ; ADCclk:u1|clk_count[0] ; iCLK_50       ; iCLK_50     ; 0.000        ; 0.000      ; 0.657      ;
; 0.391  ; ADCclk:u1|clk_count[1] ; ADCclk:u1|clk_count[1] ; iCLK_50       ; iCLK_50     ; 0.000        ; 0.000      ; 0.657      ;
; 0.515  ; ADCclk:u1|clk_count[1] ; ADCclk:u1|sclk         ; iCLK_50       ; iCLK_50     ; 0.000        ; 0.000      ; 0.781      ;
; 0.517  ; ADCclk:u1|clk_count[0] ; ADCclk:u1|clk_count[1] ; iCLK_50       ; iCLK_50     ; 0.000        ; 0.000      ; 0.783      ;
+--------+------------------------+------------------------+---------------+-------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'ADCclk:u1|sclk'                                                                                      ;
+-------+------------------+------------------+----------------+----------------+--------------+------------+------------+
; Slack ; From Node        ; To Node          ; Launch Clock   ; Latch Clock    ; Relationship ; Clock Skew ; Data Delay ;
+-------+------------------+------------------+----------------+----------------+--------------+------------+------------+
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; 0.520 ; ADC:u2|d1_sr[10] ; ADC:u2|d1_sr[11] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.786      ;
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; 1.529 ; ADC:u2|count[1]  ; ADC:u2|count[5]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.795      ;
; 1.596 ; ADC:u2|count[0]  ; ADC:u2|count[5]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.862      ;
; 1.608 ; ADC:u2|count[4]  ; ADC:u2|d1[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.874      ;
; 1.608 ; ADC:u2|count[4]  ; ADC:u2|d1[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.874      ;
; 1.608 ; ADC:u2|count[4]  ; ADC:u2|d1[2]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.874      ;
; 1.608 ; ADC:u2|count[4]  ; ADC:u2|d1[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.874      ;
; 1.608 ; ADC:u2|count[4]  ; ADC:u2|d1[4]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.874      ;
; 1.608 ; ADC:u2|count[4]  ; ADC:u2|d1[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.874      ;
; 1.608 ; ADC:u2|count[4]  ; ADC:u2|d1[6]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.874      ;
; 1.608 ; ADC:u2|count[4]  ; ADC:u2|d2[6]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.874      ;
; 1.608 ; ADC:u2|count[4]  ; ADC:u2|d1[7]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.874      ;
; 1.751 ; ADC:u2|count[0]  ; ADC:u2|d1[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 2.017      ;
; 1.751 ; ADC:u2|count[0]  ; ADC:u2|d1[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 2.017      ;
; 1.751 ; ADC:u2|count[0]  ; ADC:u2|d1[2]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 2.017      ;
+-------+------------------+------------------+----------------+----------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------------------+
; Slow Model Hold: 'dac:dac1|sclk'                                                                                            ;
+-------+---------------------+---------------------+----------------+---------------+--------------+------------+------------+
; Slack ; From Node           ; To Node             ; Launch Clock   ; Latch Clock   ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------+---------------------+----------------+---------------+--------------+------------+------------+
; 0.409 ; ADC:u2|d2[5]        ; dac:dac1|sr_b[5]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 0.798      ;
; 0.518 ; ADC:u2|d2[10]       ; dac:dac1|sr_b[10]   ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.168      ; 0.952      ;
; 0.524 ; dac:dac1|sr_a[1]    ; dac:dac1|sr_a[2]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 0.790      ;
; 0.540 ; ADC:u2|d2[3]        ; dac:dac1|sr_b[3]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 0.929      ;
; 0.541 ; ADC:u2|d1[1]        ; dac:dac1|sr_a[1]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 0.930      ;
; 0.550 ; ADC:u2|d2[11]       ; dac:dac1|sr_b[11]   ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.168      ; 0.984      ;
; 0.551 ; ADC:u2|d2[9]        ; dac:dac1|sr_b[9]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.168      ; 0.985      ;
; 0.555 ; ADC:u2|d2[1]        ; dac:dac1|sr_b[1]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.168      ; 0.989      ;
; 0.556 ; ADC:u2|d2[0]        ; dac:dac1|sr_b[0]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.168      ; 0.990      ;
; 0.557 ; ADC:u2|d1[10]       ; dac:dac1|sr_a[10]   ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.168      ; 0.991      ;
; 0.558 ; ADC:u2|d1[11]       ; dac:dac1|sr_a[11]   ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.168      ; 0.992      ;
; 0.590 ; ADC:u2|d1[9]        ; dac:dac1|sr_a[9]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 0.979      ;
; 0.591 ; ADC:u2|d1[7]        ; dac:dac1|sr_a[7]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 0.980      ;
; 0.592 ; ADC:u2|d1[6]        ; dac:dac1|sr_a[6]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 0.981      ;
; 0.595 ; ADC:u2|d1[4]        ; dac:dac1|sr_a[4]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 0.984      ;
; 0.596 ; ADC:u2|d1[5]        ; dac:dac1|sr_a[5]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 0.985      ;
; 0.715 ; ADC:u2|d1[0]        ; dac:dac1|sr_a[0]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 1.104      ;
; 0.721 ; ADC:u2|d1[2]        ; dac:dac1|sr_a[2]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 1.110      ;
; 0.734 ; ADC:u2|d2[6]        ; dac:dac1|sr_b[6]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 1.123      ;
; 0.746 ; dac:dac1|sr_b[2]    ; dac:dac1|sr_b[3]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.012      ;
; 0.792 ; dac:dac1|sr_a[12]   ; dac:dac1|sr_a[13]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.058      ;
; 0.792 ; dac:dac1|sr_b[11]   ; dac:dac1|sr_b[12]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.058      ;
; 0.796 ; dac:dac1|counter[1] ; dac:dac1|counter[1] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.062      ;
; 0.797 ; dac:dac1|counter[0] ; dac:dac1|counter[0] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.063      ;
; 0.798 ; dac:dac1|sr_a[0]    ; dac:dac1|sr_a[1]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.064      ;
; 0.798 ; dac:dac1|sr_a[4]    ; dac:dac1|sr_a[5]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.064      ;
; 0.798 ; dac:dac1|sr_a[6]    ; dac:dac1|sr_a[7]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.064      ;
; 0.799 ; ADC:u2|d1[8]        ; dac:dac1|sr_a[8]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 1.188      ;
; 0.800 ; ADC:u2|d2[2]        ; dac:dac1|sr_b[2]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 1.189      ;
; 0.800 ; dac:dac1|sr_a[11]   ; dac:dac1|sr_a[12]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.066      ;
; 0.801 ; dac:dac1|sr_a[13]   ; dac:dac1|sr_a[14]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.067      ;
; 0.801 ; dac:dac1|sr_b[6]    ; dac:dac1|sr_b[7]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.067      ;
; 0.802 ; ADC:u2|d1[3]        ; dac:dac1|sr_a[3]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 1.191      ;
; 0.802 ; dac:dac1|sr_b[14]   ; dac:dac1|sr_b[15]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.068      ;
; 0.803 ; dac:dac1|sr_a[2]    ; dac:dac1|sr_a[3]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.069      ;
; 0.803 ; dac:dac1|sr_b[5]    ; dac:dac1|sr_b[6]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.069      ;
; 0.810 ; ADC:u2|d2[7]        ; dac:dac1|sr_b[7]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 1.199      ;
; 0.813 ; ADC:u2|d2[8]        ; dac:dac1|sr_b[8]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 1.202      ;
; 0.817 ; ADC:u2|d2[4]        ; dac:dac1|sr_b[4]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.123      ; 1.206      ;
; 0.817 ; dac:dac1|counter[2] ; dac:dac1|counter[2] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.083      ;
; 0.822 ; dac:dac1|counter[7] ; dac:dac1|counter[7] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.088      ;
; 0.825 ; dac:dac1|counter[4] ; dac:dac1|counter[4] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.091      ;
; 0.828 ; dac:dac1|sr_a[14]   ; dac:dac1|sr_a[15]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.094      ;
; 0.829 ; dac:dac1|sr_b[12]   ; dac:dac1|sr_b[13]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.095      ;
; 0.829 ; dac:dac1|sr_b[13]   ; dac:dac1|sr_b[14]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.095      ;
; 0.830 ; dac:dac1|sr_b[10]   ; dac:dac1|sr_b[11]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.096      ;
; 0.835 ; dac:dac1|sr_a[5]    ; dac:dac1|sr_a[6]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.101      ;
; 0.835 ; dac:dac1|sr_a[7]    ; dac:dac1|sr_a[8]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.101      ;
; 0.848 ; dac:dac1|counter[3] ; dac:dac1|counter[3] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.114      ;
; 0.849 ; dac:dac1|counter[5] ; dac:dac1|counter[5] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.115      ;
; 0.970 ; dac:dac1|sr_a[3]    ; dac:dac1|sr_a[4]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.236      ;
; 0.970 ; dac:dac1|sr_b[7]    ; dac:dac1|sr_b[8]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.236      ;
; 0.982 ; dac:dac1|sr_b[0]    ; dac:dac1|sr_b[1]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.248      ;
; 0.993 ; dac:dac1|counter[6] ; dac:dac1|counter[6] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.259      ;
; 1.007 ; dac:dac1|sr_a[8]    ; dac:dac1|sr_a[9]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.273      ;
; 1.014 ; dac:dac1|sr_b[3]    ; dac:dac1|sr_b[4]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.280      ;
; 1.017 ; dac:dac1|sr_b[4]    ; dac:dac1|sr_b[5]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.283      ;
; 1.019 ; dac:dac1|sr_a[10]   ; dac:dac1|sr_a[11]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.285      ;
; 1.021 ; dac:dac1|sr_b[1]    ; dac:dac1|sr_b[2]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; -0.001     ; 1.286      ;
; 1.024 ; dac:dac1|sr_b[9]    ; dac:dac1|sr_b[10]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.290      ;
; 1.104 ; dac:dac1|counter[5] ; dac:dac1|sr_a[9]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.370      ;
; 1.104 ; dac:dac1|counter[5] ; dac:dac1|sr_b[2]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.370      ;
; 1.105 ; dac:dac1|counter[5] ; dac:dac1|sr_b[8]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.371      ;
; 1.105 ; dac:dac1|counter[5] ; dac:dac1|sr_b[4]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.371      ;
; 1.179 ; dac:dac1|counter[1] ; dac:dac1|counter[2] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.445      ;
; 1.180 ; dac:dac1|counter[0] ; dac:dac1|counter[1] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.446      ;
; 1.197 ; dac:dac1|counter[5] ; dac:dac1|sr_b[6]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.463      ;
; 1.199 ; dac:dac1|counter[5] ; dac:dac1|sr_a[0]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.465      ;
; 1.200 ; dac:dac1|counter[2] ; dac:dac1|counter[3] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.466      ;
; 1.208 ; dac:dac1|counter[4] ; dac:dac1|counter[5] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.474      ;
; 1.234 ; dac:dac1|counter[3] ; dac:dac1|counter[4] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.500      ;
; 1.235 ; dac:dac1|counter[5] ; dac:dac1|counter[6] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.501      ;
; 1.241 ; dac:dac1|counter[1] ; dac:dac1|sr_b[8]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.507      ;
; 1.241 ; dac:dac1|counter[1] ; dac:dac1|sr_b[4]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.507      ;
; 1.242 ; dac:dac1|counter[1] ; dac:dac1|sr_a[9]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.508      ;
; 1.242 ; dac:dac1|counter[1] ; dac:dac1|sr_b[2]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.508      ;
; 1.248 ; dac:dac1|sr_b[8]    ; dac:dac1|sr_b[9]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.001      ; 1.515      ;
; 1.250 ; dac:dac1|counter[1] ; dac:dac1|counter[3] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.516      ;
; 1.251 ; dac:dac1|counter[0] ; dac:dac1|counter[2] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.517      ;
; 1.255 ; dac:dac1|counter[1] ; dac:dac1|sr_b[12]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.001      ; 1.522      ;
; 1.256 ; dac:dac1|counter[1] ; dac:dac1|sr_b[14]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.001      ; 1.523      ;
; 1.257 ; dac:dac1|counter[1] ; dac:dac1|sr_a[12]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.001      ; 1.524      ;
; 1.258 ; dac:dac1|counter[1] ; dac:dac1|sr_a[13]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.001      ; 1.525      ;
; 1.262 ; dac:dac1|counter[1] ; dac:dac1|sr_b[13]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.001      ; 1.529      ;
; 1.263 ; dac:dac1|counter[1] ; dac:dac1|sr_a[14]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.001      ; 1.530      ;
; 1.263 ; dac:dac1|counter[1] ; dac:dac1|sr_a[15]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.001      ; 1.530      ;
; 1.264 ; dac:dac1|counter[1] ; dac:dac1|sr_b[15]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.001      ; 1.531      ;
; 1.271 ; dac:dac1|counter[2] ; dac:dac1|counter[4] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.537      ;
; 1.279 ; dac:dac1|counter[4] ; dac:dac1|counter[6] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.545      ;
; 1.304 ; dac:dac1|sr_a[9]    ; dac:dac1|sr_a[10]   ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.001      ; 1.571      ;
; 1.305 ; dac:dac1|counter[3] ; dac:dac1|counter[5] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.571      ;
; 1.306 ; dac:dac1|counter[5] ; dac:dac1|counter[7] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.572      ;
; 1.321 ; dac:dac1|counter[1] ; dac:dac1|counter[4] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.587      ;
; 1.322 ; dac:dac1|counter[0] ; dac:dac1|counter[3] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.588      ;
; 1.334 ; dac:dac1|counter[7] ; dac:dac1|sr_a[9]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.600      ;
; 1.334 ; dac:dac1|counter[7] ; dac:dac1|sr_b[2]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.600      ;
; 1.335 ; dac:dac1|counter[7] ; dac:dac1|sr_b[8]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.601      ;
; 1.335 ; dac:dac1|counter[7] ; dac:dac1|sr_b[4]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.601      ;
; 1.342 ; dac:dac1|counter[2] ; dac:dac1|counter[5] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.608      ;
; 1.350 ; dac:dac1|counter[4] ; dac:dac1|counter[7] ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 1.616      ;
+-------+---------------------+---------------------+----------------+---------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'iCLK_50'                                                                   ;
+--------+--------------+----------------+------------------+---------+------------+--------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock   ; Clock Edge ; Target                   ;
+--------+--------------+----------------+------------------+---------+------------+--------------------------+
; -1.380 ; 1.000        ; 2.380          ; Port Rate        ; iCLK_50 ; Rise       ; iCLK_50                  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; iCLK_50 ; Rise       ; ADCclk:u1|clk_count[0]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; ADCclk:u1|clk_count[0]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; iCLK_50 ; Rise       ; ADCclk:u1|clk_count[1]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; ADCclk:u1|clk_count[1]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; iCLK_50 ; Rise       ; ADCclk:u1|sclk           ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; ADCclk:u1|sclk           ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; iCLK_50 ; Rise       ; dac:dac1|sclk            ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; dac:dac1|sclk            ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; dac1|sclk|clk            ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; dac1|sclk|clk            ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; iCLK_50|combout          ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; iCLK_50|combout          ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; iCLK_50~clkctrl|inclk[0] ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; iCLK_50~clkctrl|inclk[0] ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; iCLK_50~clkctrl|outclk   ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; iCLK_50~clkctrl|outclk   ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; u1|clk_count[0]|clk      ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; u1|clk_count[0]|clk      ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; u1|clk_count[1]|clk      ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; u1|clk_count[1]|clk      ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; u1|sclk|clk              ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; u1|sclk|clk              ;
+--------+--------------+----------------+------------------+---------+------------+--------------------------+


+------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'ADCclk:u1|sclk'                                                           ;
+--------+--------------+----------------+------------------+----------------+------------+------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock          ; Clock Edge ; Target           ;
+--------+--------------+----------------+------------------+----------------+------------+------------------+
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Fall       ; ADC:u2|CS        ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Fall       ; ADC:u2|CS        ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[0]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[0]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[1]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[1]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[2]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[2]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[3]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[3]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[4]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[4]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[5]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[5]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[0]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[0]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[10]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[10]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[11]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[11]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[12]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[12]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[13]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[13]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[14]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[14]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[15]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[15]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[1]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[1]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[2]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[2]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[3]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[3]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[4]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[4]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[5]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[5]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[6]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[6]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[7]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[7]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[8]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[8]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[9]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[9]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[0]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[0]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[10] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[10] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[11] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[11] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[12] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[12] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[13] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[13] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[14] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[14] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[15] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[15] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[1]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[1]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[2]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[2]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[3]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[3]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[4]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[4]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[5]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[5]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[6]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[6]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[7]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[7]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[8]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[8]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[9]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[9]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[0]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[0]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[10]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[10]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[11]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[11]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[12]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[12]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[13]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[13]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[14]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[14]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[15]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[15]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[1]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[1]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[2]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[2]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[3]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[3]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[4]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[4]     ;
+--------+--------------+----------------+------------------+----------------+------------+------------------+


+--------------------------------------------------------------------------------------------------------------+
; Slow Model Minimum Pulse Width: 'dac:dac1|sclk'                                                              ;
+--------+--------------+----------------+------------------+---------------+------------+---------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock         ; Clock Edge ; Target              ;
+--------+--------------+----------------+------------------+---------------+------------+---------------------+
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[0] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[0] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[1] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[1] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[2] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[2] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[3] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[3] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[4] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[4] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[5] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[5] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[6] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[6] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[7] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[7] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[0]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[0]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[10]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[10]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[11]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[11]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[12]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[12]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[13]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[13]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[14]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[14]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[15]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[15]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[1]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[1]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[2]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[2]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[3]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[3]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[4]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[4]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[5]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[5]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[6]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[6]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[7]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[7]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[8]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[8]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[9]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[9]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[0]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[0]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[10]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[10]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[11]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[11]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[12]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[12]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[13]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[13]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[14]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[14]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[15]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[15]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[1]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[1]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[2]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[2]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[3]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[3]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[4]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[4]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[5]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[5]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[6]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[6]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[7]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[7]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[8]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[8]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[9]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[9]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sync       ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sync       ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[0]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[0]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[1]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[1]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[2]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[2]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[3]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[3]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[4]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[4]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[5]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[5]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[6]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[6]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[7]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[7]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|sclk|regout    ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|sclk|regout    ;
+--------+--------------+----------------+------------------+---------------+------------+---------------------+


+-----------------------------------------------------------------------------+
; Setup Times                                                                 ;
+-------------+----------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port     ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+----------------+-------+-------+------------+-----------------+
; GPIO_1[*]   ; ADCclk:u1|sclk ; 6.141 ; 6.141 ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[13] ; ADCclk:u1|sclk ; 6.141 ; 6.141 ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[14] ; ADCclk:u1|sclk ; 5.804 ; 5.804 ; Rise       ; ADCclk:u1|sclk  ;
+-------------+----------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Hold Times                                                                    ;
+-------------+----------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port     ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+----------------+--------+--------+------------+-----------------+
; GPIO_1[*]   ; ADCclk:u1|sclk ; -5.574 ; -5.574 ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[13] ; ADCclk:u1|sclk ; -5.911 ; -5.911 ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[14] ; ADCclk:u1|sclk ; -5.574 ; -5.574 ; Rise       ; ADCclk:u1|sclk  ;
+-------------+----------------+--------+--------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Clock to Output Times                                                         ;
+-------------+----------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port     ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+----------------+--------+--------+------------+-----------------+
; GPIO_1[*]   ; ADCclk:u1|sclk ; 4.099  ;        ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[12] ; ADCclk:u1|sclk ; 4.099  ;        ; Rise       ; ADCclk:u1|sclk  ;
; oLEDR[*]    ; ADCclk:u1|sclk ; 9.159  ; 9.159  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[0]   ; ADCclk:u1|sclk ; 7.907  ; 7.907  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[1]   ; ADCclk:u1|sclk ; 8.159  ; 8.159  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[2]   ; ADCclk:u1|sclk ; 7.794  ; 7.794  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[3]   ; ADCclk:u1|sclk ; 8.266  ; 8.266  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[4]   ; ADCclk:u1|sclk ; 7.944  ; 7.944  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[5]   ; ADCclk:u1|sclk ; 7.942  ; 7.942  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[6]   ; ADCclk:u1|sclk ; 8.364  ; 8.364  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[7]   ; ADCclk:u1|sclk ; 9.159  ; 9.159  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[8]   ; ADCclk:u1|sclk ; 7.831  ; 7.831  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[9]   ; ADCclk:u1|sclk ; 8.099  ; 8.099  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[10]  ; ADCclk:u1|sclk ; 7.180  ; 7.180  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[11]  ; ADCclk:u1|sclk ; 7.435  ; 7.435  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[12]  ; ADCclk:u1|sclk ; 6.752  ; 6.752  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[13]  ; ADCclk:u1|sclk ; 7.434  ; 7.434  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[14]  ; ADCclk:u1|sclk ; 7.007  ; 7.007  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[15]  ; ADCclk:u1|sclk ; 7.278  ; 7.278  ; Rise       ; ADCclk:u1|sclk  ;
; GPIO_1[*]   ; ADCclk:u1|sclk ; 10.877 ; 10.877 ; Fall       ; ADCclk:u1|sclk  ;
;  GPIO_1[12] ; ADCclk:u1|sclk ;        ; 4.099  ; Fall       ; ADCclk:u1|sclk  ;
;  GPIO_1[15] ; ADCclk:u1|sclk ; 10.877 ; 10.877 ; Fall       ; ADCclk:u1|sclk  ;
; GPIO_1[*]   ; dac:dac1|sclk  ; 13.216 ; 13.216 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[0]  ; dac:dac1|sclk  ; 13.084 ; 13.084 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[1]  ; dac:dac1|sclk  ; 13.216 ; 13.216 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[2]  ; dac:dac1|sclk  ; 11.813 ; 11.813 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[3]  ; dac:dac1|sclk  ; 5.021  ;        ; Rise       ; dac:dac1|sclk   ;
; GPIO_1[*]   ; dac:dac1|sclk  ;        ; 5.021  ; Fall       ; dac:dac1|sclk   ;
;  GPIO_1[3]  ; dac:dac1|sclk  ;        ; 5.021  ; Fall       ; dac:dac1|sclk   ;
+-------------+----------------+--------+--------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Minimum Clock to Output Times                                                 ;
+-------------+----------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port     ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+----------------+--------+--------+------------+-----------------+
; GPIO_1[*]   ; ADCclk:u1|sclk ; 4.099  ;        ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[12] ; ADCclk:u1|sclk ; 4.099  ;        ; Rise       ; ADCclk:u1|sclk  ;
; oLEDR[*]    ; ADCclk:u1|sclk ; 6.347  ; 6.347  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[0]   ; ADCclk:u1|sclk ; 7.506  ; 7.506  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[1]   ; ADCclk:u1|sclk ; 8.014  ; 8.014  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[2]   ; ADCclk:u1|sclk ; 7.634  ; 7.634  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[3]   ; ADCclk:u1|sclk ; 7.893  ; 7.893  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[4]   ; ADCclk:u1|sclk ; 7.785  ; 7.785  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[5]   ; ADCclk:u1|sclk ; 7.740  ; 7.740  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[6]   ; ADCclk:u1|sclk ; 8.189  ; 8.189  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[7]   ; ADCclk:u1|sclk ; 7.980  ; 7.980  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[8]   ; ADCclk:u1|sclk ; 7.417  ; 7.417  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[9]   ; ADCclk:u1|sclk ; 7.496  ; 7.496  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[10]  ; ADCclk:u1|sclk ; 7.031  ; 7.031  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[11]  ; ADCclk:u1|sclk ; 7.397  ; 7.397  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[12]  ; ADCclk:u1|sclk ; 6.347  ; 6.347  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[13]  ; ADCclk:u1|sclk ; 7.029  ; 7.029  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[14]  ; ADCclk:u1|sclk ; 6.603  ; 6.603  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[15]  ; ADCclk:u1|sclk ; 6.872  ; 6.872  ; Rise       ; ADCclk:u1|sclk  ;
; GPIO_1[*]   ; ADCclk:u1|sclk ; 10.877 ; 4.099  ; Fall       ; ADCclk:u1|sclk  ;
;  GPIO_1[12] ; ADCclk:u1|sclk ;        ; 4.099  ; Fall       ; ADCclk:u1|sclk  ;
;  GPIO_1[15] ; ADCclk:u1|sclk ; 10.877 ; 10.877 ; Fall       ; ADCclk:u1|sclk  ;
; GPIO_1[*]   ; dac:dac1|sclk  ; 5.021  ; 11.813 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[0]  ; dac:dac1|sclk  ; 13.084 ; 13.084 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[1]  ; dac:dac1|sclk  ; 13.216 ; 13.216 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[2]  ; dac:dac1|sclk  ; 11.813 ; 11.813 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[3]  ; dac:dac1|sclk  ; 5.021  ;        ; Rise       ; dac:dac1|sclk   ;
; GPIO_1[*]   ; dac:dac1|sclk  ;        ; 5.021  ; Fall       ; dac:dac1|sclk   ;
;  GPIO_1[3]  ; dac:dac1|sclk  ;        ; 5.021  ; Fall       ; dac:dac1|sclk   ;
+-------------+----------------+--------+--------+------------+-----------------+


+--------------------------------------------------------------+
; Propagation Delay                                            ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; iKEY[0]    ; oLEDR[0]    ; 12.291 ; 12.291 ; 12.291 ; 12.291 ;
; iKEY[0]    ; oLEDR[1]    ; 12.547 ; 12.547 ; 12.547 ; 12.547 ;
; iKEY[0]    ; oLEDR[2]    ; 12.600 ; 12.600 ; 12.600 ; 12.600 ;
; iKEY[0]    ; oLEDR[3]    ; 12.486 ; 12.486 ; 12.486 ; 12.486 ;
; iKEY[0]    ; oLEDR[4]    ; 12.750 ; 12.750 ; 12.750 ; 12.750 ;
; iKEY[0]    ; oLEDR[5]    ; 12.522 ; 12.522 ; 12.522 ; 12.522 ;
; iKEY[0]    ; oLEDR[6]    ; 13.019 ; 13.019 ; 13.019 ; 13.019 ;
; iKEY[0]    ; oLEDR[7]    ; 12.976 ; 12.976 ; 12.976 ; 12.976 ;
; iKEY[0]    ; oLEDR[8]    ; 12.828 ; 12.828 ; 12.828 ; 12.828 ;
; iKEY[0]    ; oLEDR[9]    ; 12.491 ; 12.491 ; 12.491 ; 12.491 ;
; iKEY[0]    ; oLEDR[10]   ; 12.025 ; 12.025 ; 12.025 ; 12.025 ;
; iKEY[0]    ; oLEDR[11]   ; 12.535 ; 12.535 ; 12.535 ; 12.535 ;
; iKEY[0]    ; oLEDR[12]   ; 11.754 ; 11.754 ; 11.754 ; 11.754 ;
; iKEY[0]    ; oLEDR[13]   ; 12.436 ; 12.436 ; 12.436 ; 12.436 ;
; iKEY[0]    ; oLEDR[14]   ; 12.012 ; 12.012 ; 12.012 ; 12.012 ;
; iKEY[0]    ; oLEDR[15]   ; 12.281 ; 12.281 ; 12.281 ; 12.281 ;
+------------+-------------+--------+--------+--------+--------+


+--------------------------------------------------------------+
; Minimum Propagation Delay                                    ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; iKEY[0]    ; oLEDR[0]    ; 12.291 ; 12.291 ; 12.291 ; 12.291 ;
; iKEY[0]    ; oLEDR[1]    ; 12.547 ; 12.547 ; 12.547 ; 12.547 ;
; iKEY[0]    ; oLEDR[2]    ; 12.600 ; 12.600 ; 12.600 ; 12.600 ;
; iKEY[0]    ; oLEDR[3]    ; 12.486 ; 12.486 ; 12.486 ; 12.486 ;
; iKEY[0]    ; oLEDR[4]    ; 12.750 ; 12.750 ; 12.750 ; 12.750 ;
; iKEY[0]    ; oLEDR[5]    ; 12.522 ; 12.522 ; 12.522 ; 12.522 ;
; iKEY[0]    ; oLEDR[6]    ; 13.019 ; 13.019 ; 13.019 ; 13.019 ;
; iKEY[0]    ; oLEDR[7]    ; 12.976 ; 12.976 ; 12.976 ; 12.976 ;
; iKEY[0]    ; oLEDR[8]    ; 12.828 ; 12.828 ; 12.828 ; 12.828 ;
; iKEY[0]    ; oLEDR[9]    ; 12.491 ; 12.491 ; 12.491 ; 12.491 ;
; iKEY[0]    ; oLEDR[10]   ; 12.025 ; 12.025 ; 12.025 ; 12.025 ;
; iKEY[0]    ; oLEDR[11]   ; 12.535 ; 12.535 ; 12.535 ; 12.535 ;
; iKEY[0]    ; oLEDR[12]   ; 11.754 ; 11.754 ; 11.754 ; 11.754 ;
; iKEY[0]    ; oLEDR[13]   ; 12.436 ; 12.436 ; 12.436 ; 12.436 ;
; iKEY[0]    ; oLEDR[14]   ; 12.012 ; 12.012 ; 12.012 ; 12.012 ;
; iKEY[0]    ; oLEDR[15]   ; 12.281 ; 12.281 ; 12.281 ; 12.281 ;
+------------+-------------+--------+--------+--------+--------+


+-----------------------------------------+
; Fast Model Setup Summary                ;
+----------------+--------+---------------+
; Clock          ; Slack  ; End Point TNS ;
+----------------+--------+---------------+
; ADCclk:u1|sclk ; -0.438 ; -13.402       ;
; dac:dac1|sclk  ; -0.114 ; -3.408        ;
; iCLK_50        ; 0.642  ; 0.000         ;
+----------------+--------+---------------+


+-----------------------------------------+
; Fast Model Hold Summary                 ;
+----------------+--------+---------------+
; Clock          ; Slack  ; End Point TNS ;
+----------------+--------+---------------+
; iCLK_50        ; -1.721 ; -1.721        ;
; dac:dac1|sclk  ; 0.205  ; 0.000         ;
; ADCclk:u1|sclk ; 0.215  ; 0.000         ;
+----------------+--------+---------------+


-------------------------------
; Fast Model Recovery Summary ;
-------------------------------
No paths to report.


------------------------------
; Fast Model Removal Summary ;
------------------------------
No paths to report.


+-----------------------------------------+
; Fast Model Minimum Pulse Width Summary  ;
+----------------+--------+---------------+
; Clock          ; Slack  ; End Point TNS ;
+----------------+--------+---------------+
; iCLK_50        ; -1.380 ; -5.380        ;
; ADCclk:u1|sclk ; -0.500 ; -71.000       ;
; dac:dac1|sclk  ; -0.500 ; -41.000       ;
+----------------+--------+---------------+


+------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'ADCclk:u1|sclk'                                                                                     ;
+--------+-----------------+------------------+----------------+----------------+--------------+------------+------------+
; Slack  ; From Node       ; To Node          ; Launch Clock   ; Latch Clock    ; Relationship ; Clock Skew ; Data Delay ;
+--------+-----------------+------------------+----------------+----------------+--------------+------------+------------+
; -0.438 ; ADC:u2|count[3] ; ADC:u2|d2[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.429      ;
; -0.438 ; ADC:u2|count[3] ; ADC:u2|d2[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.429      ;
; -0.438 ; ADC:u2|count[3] ; ADC:u2|d2[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.429      ;
; -0.438 ; ADC:u2|count[3] ; ADC:u2|d1[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.429      ;
; -0.438 ; ADC:u2|count[3] ; ADC:u2|d2[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.429      ;
; -0.438 ; ADC:u2|count[3] ; ADC:u2|d1[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.429      ;
; -0.438 ; ADC:u2|count[3] ; ADC:u2|d2[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.429      ;
; -0.436 ; ADC:u2|count[1] ; ADC:u2|d2[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.427      ;
; -0.436 ; ADC:u2|count[1] ; ADC:u2|d2[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.427      ;
; -0.436 ; ADC:u2|count[1] ; ADC:u2|d2[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.427      ;
; -0.436 ; ADC:u2|count[1] ; ADC:u2|d1[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.427      ;
; -0.436 ; ADC:u2|count[1] ; ADC:u2|d2[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.427      ;
; -0.436 ; ADC:u2|count[1] ; ADC:u2|d1[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.427      ;
; -0.436 ; ADC:u2|count[1] ; ADC:u2|d2[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.427      ;
; -0.371 ; ADC:u2|count[5] ; ADC:u2|d1_sr[0]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.362      ;
; -0.371 ; ADC:u2|count[5] ; ADC:u2|d2_sr[0]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.362      ;
; -0.371 ; ADC:u2|count[5] ; ADC:u2|d2_sr[1]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.362      ;
; -0.371 ; ADC:u2|count[5] ; ADC:u2|d2_sr[10] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.362      ;
; -0.371 ; ADC:u2|count[5] ; ADC:u2|d2_sr[11] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.362      ;
; -0.360 ; ADC:u2|count[2] ; ADC:u2|d2[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.351      ;
; -0.360 ; ADC:u2|count[2] ; ADC:u2|d2[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.351      ;
; -0.360 ; ADC:u2|count[2] ; ADC:u2|d2[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.351      ;
; -0.360 ; ADC:u2|count[2] ; ADC:u2|d1[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.351      ;
; -0.360 ; ADC:u2|count[2] ; ADC:u2|d2[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.351      ;
; -0.360 ; ADC:u2|count[2] ; ADC:u2|d1[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.351      ;
; -0.360 ; ADC:u2|count[2] ; ADC:u2|d2[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.351      ;
; -0.345 ; ADC:u2|count[5] ; ADC:u2|d2[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.336      ;
; -0.345 ; ADC:u2|count[5] ; ADC:u2|d2[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.336      ;
; -0.345 ; ADC:u2|count[5] ; ADC:u2|d2[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.336      ;
; -0.345 ; ADC:u2|count[5] ; ADC:u2|d1[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.336      ;
; -0.345 ; ADC:u2|count[5] ; ADC:u2|d2[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.336      ;
; -0.345 ; ADC:u2|count[5] ; ADC:u2|d1[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.336      ;
; -0.345 ; ADC:u2|count[5] ; ADC:u2|d2[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.336      ;
; -0.334 ; ADC:u2|count[5] ; ADC:u2|CS        ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.500        ; 0.000      ; 0.866      ;
; -0.309 ; ADC:u2|count[0] ; ADC:u2|d2[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.300      ;
; -0.309 ; ADC:u2|count[0] ; ADC:u2|d2[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.300      ;
; -0.309 ; ADC:u2|count[0] ; ADC:u2|d2[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.300      ;
; -0.309 ; ADC:u2|count[0] ; ADC:u2|d1[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.300      ;
; -0.309 ; ADC:u2|count[0] ; ADC:u2|d2[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.300      ;
; -0.309 ; ADC:u2|count[0] ; ADC:u2|d1[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.300      ;
; -0.309 ; ADC:u2|count[0] ; ADC:u2|d2[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.300      ;
; -0.294 ; ADC:u2|count[3] ; ADC:u2|d2[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.327      ;
; -0.294 ; ADC:u2|count[3] ; ADC:u2|d2[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.327      ;
; -0.294 ; ADC:u2|count[3] ; ADC:u2|d1[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.327      ;
; -0.292 ; ADC:u2|count[1] ; ADC:u2|d2[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.325      ;
; -0.292 ; ADC:u2|count[1] ; ADC:u2|d2[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.325      ;
; -0.292 ; ADC:u2|count[1] ; ADC:u2|d1[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.325      ;
; -0.270 ; ADC:u2|count[4] ; ADC:u2|d2[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.261      ;
; -0.270 ; ADC:u2|count[4] ; ADC:u2|d2[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.261      ;
; -0.270 ; ADC:u2|count[4] ; ADC:u2|d2[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.261      ;
; -0.270 ; ADC:u2|count[4] ; ADC:u2|d1[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.261      ;
; -0.270 ; ADC:u2|count[4] ; ADC:u2|d2[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.261      ;
; -0.270 ; ADC:u2|count[4] ; ADC:u2|d1[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.261      ;
; -0.270 ; ADC:u2|count[4] ; ADC:u2|d2[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.261      ;
; -0.254 ; ADC:u2|count[4] ; ADC:u2|d1_sr[0]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.245      ;
; -0.254 ; ADC:u2|count[4] ; ADC:u2|d2_sr[0]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.245      ;
; -0.254 ; ADC:u2|count[4] ; ADC:u2|d2_sr[1]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.245      ;
; -0.254 ; ADC:u2|count[4] ; ADC:u2|d2_sr[10] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.245      ;
; -0.254 ; ADC:u2|count[4] ; ADC:u2|d2_sr[11] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; -0.041     ; 1.245      ;
; -0.234 ; ADC:u2|count[3] ; ADC:u2|d2[2]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.266      ;
; -0.234 ; ADC:u2|count[3] ; ADC:u2|d2[4]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.266      ;
; -0.234 ; ADC:u2|count[3] ; ADC:u2|d2[7]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.266      ;
; -0.234 ; ADC:u2|count[3] ; ADC:u2|d1[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.266      ;
; -0.234 ; ADC:u2|count[3] ; ADC:u2|d2[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.266      ;
; -0.234 ; ADC:u2|count[3] ; ADC:u2|d1[12]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.266      ;
; -0.234 ; ADC:u2|count[3] ; ADC:u2|d2[12]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.266      ;
; -0.234 ; ADC:u2|count[3] ; ADC:u2|d1[13]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.266      ;
; -0.234 ; ADC:u2|count[3] ; ADC:u2|d2[13]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.266      ;
; -0.234 ; ADC:u2|count[3] ; ADC:u2|d1[14]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.266      ;
; -0.234 ; ADC:u2|count[3] ; ADC:u2|d2[14]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.266      ;
; -0.234 ; ADC:u2|count[3] ; ADC:u2|d1[15]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.266      ;
; -0.234 ; ADC:u2|count[3] ; ADC:u2|d2[15]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.266      ;
; -0.232 ; ADC:u2|count[1] ; ADC:u2|d2[2]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.264      ;
; -0.232 ; ADC:u2|count[1] ; ADC:u2|d2[4]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.264      ;
; -0.232 ; ADC:u2|count[1] ; ADC:u2|d2[7]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.264      ;
; -0.232 ; ADC:u2|count[1] ; ADC:u2|d1[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.264      ;
; -0.232 ; ADC:u2|count[1] ; ADC:u2|d2[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.264      ;
; -0.232 ; ADC:u2|count[1] ; ADC:u2|d1[12]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.264      ;
; -0.232 ; ADC:u2|count[1] ; ADC:u2|d2[12]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.264      ;
; -0.232 ; ADC:u2|count[1] ; ADC:u2|d1[13]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.264      ;
; -0.232 ; ADC:u2|count[1] ; ADC:u2|d2[13]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.264      ;
; -0.232 ; ADC:u2|count[1] ; ADC:u2|d1[14]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.264      ;
; -0.232 ; ADC:u2|count[1] ; ADC:u2|d2[14]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.264      ;
; -0.232 ; ADC:u2|count[1] ; ADC:u2|d1[15]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.264      ;
; -0.232 ; ADC:u2|count[1] ; ADC:u2|d2[15]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.264      ;
; -0.217 ; ADC:u2|count[4] ; ADC:u2|CS        ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.500        ; 0.000      ; 0.749      ;
; -0.216 ; ADC:u2|count[2] ; ADC:u2|d2[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.249      ;
; -0.216 ; ADC:u2|count[2] ; ADC:u2|d2[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.249      ;
; -0.216 ; ADC:u2|count[2] ; ADC:u2|d1[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.249      ;
; -0.201 ; ADC:u2|count[5] ; ADC:u2|d2[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.234      ;
; -0.201 ; ADC:u2|count[5] ; ADC:u2|d2[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.234      ;
; -0.201 ; ADC:u2|count[5] ; ADC:u2|d1[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.234      ;
; -0.165 ; ADC:u2|count[0] ; ADC:u2|d2[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.198      ;
; -0.165 ; ADC:u2|count[0] ; ADC:u2|d2[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.198      ;
; -0.165 ; ADC:u2|count[0] ; ADC:u2|d1[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.001      ; 1.198      ;
; -0.156 ; ADC:u2|count[2] ; ADC:u2|d2[2]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.188      ;
; -0.156 ; ADC:u2|count[2] ; ADC:u2|d2[4]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.188      ;
; -0.156 ; ADC:u2|count[2] ; ADC:u2|d2[7]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.188      ;
; -0.156 ; ADC:u2|count[2] ; ADC:u2|d1[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.188      ;
; -0.156 ; ADC:u2|count[2] ; ADC:u2|d2[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 1.000        ; 0.000      ; 1.188      ;
+--------+-----------------+------------------+----------------+----------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'dac:dac1|sclk'                                                                                         ;
+--------+---------------------+-------------------+---------------+---------------+--------------+------------+------------+
; Slack  ; From Node           ; To Node           ; Launch Clock  ; Latch Clock   ; Relationship ; Clock Skew ; Data Delay ;
+--------+---------------------+-------------------+---------------+---------------+--------------+------------+------------+
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[0]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[2]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[4]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[6]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[8]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[10] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[11] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[12] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[13] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[14] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_a[15] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_b[0]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_b[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_b[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_b[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_b[6]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_b[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_b[9]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_b[10] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_b[11] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_b[12] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_b[13] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_b[14] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.114 ; dac:dac1|counter[4] ; dac:dac1|sr_b[15] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.146      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[0]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[2]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[4]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[6]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[8]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[10] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[11] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[12] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[13] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[14] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_a[15] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_b[0]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_b[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_b[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_b[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_b[6]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_b[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_b[9]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_b[10] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_b[11] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_b[12] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_b[13] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_b[14] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.083 ; dac:dac1|counter[3] ; dac:dac1|sr_b[15] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.115      ;
; -0.054 ; dac:dac1|counter[4] ; dac:dac1|sr_a[9]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.086      ;
; -0.054 ; dac:dac1|counter[4] ; dac:dac1|sr_b[2]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.086      ;
; -0.054 ; dac:dac1|counter[4] ; dac:dac1|sr_b[4]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.086      ;
; -0.054 ; dac:dac1|counter[4] ; dac:dac1|sr_b[8]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.086      ;
; -0.023 ; dac:dac1|counter[3] ; dac:dac1|sr_a[9]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.055      ;
; -0.023 ; dac:dac1|counter[3] ; dac:dac1|sr_b[2]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.055      ;
; -0.023 ; dac:dac1|counter[3] ; dac:dac1|sr_b[4]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.055      ;
; -0.023 ; dac:dac1|counter[3] ; dac:dac1|sr_b[8]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.055      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[0]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[2]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[4]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[6]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[8]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[10] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[11] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[12] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[13] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[14] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_a[15] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_b[0]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_b[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_b[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_b[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_b[6]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_b[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_b[9]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_b[10] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_b[11] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_b[12] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_b[13] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_b[14] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.013 ; dac:dac1|counter[5] ; dac:dac1|sr_b[15] ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.045      ;
; -0.012 ; dac:dac1|counter[6] ; dac:dac1|sr_a[0]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.044      ;
; -0.012 ; dac:dac1|counter[6] ; dac:dac1|sr_a[1]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.044      ;
; -0.012 ; dac:dac1|counter[6] ; dac:dac1|sr_a[2]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.044      ;
; -0.012 ; dac:dac1|counter[6] ; dac:dac1|sr_a[3]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.044      ;
; -0.012 ; dac:dac1|counter[6] ; dac:dac1|sr_a[4]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.044      ;
; -0.012 ; dac:dac1|counter[6] ; dac:dac1|sr_a[5]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.044      ;
; -0.012 ; dac:dac1|counter[6] ; dac:dac1|sr_a[6]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.044      ;
; -0.012 ; dac:dac1|counter[6] ; dac:dac1|sr_a[7]  ; dac:dac1|sclk ; dac:dac1|sclk ; 1.000        ; 0.000      ; 1.044      ;
+--------+---------------------+-------------------+---------------+---------------+--------------+------------+------------+


+--------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Setup: 'iCLK_50'                                                                                                    ;
+-------+------------------------+------------------------+---------------+-------------+--------------+------------+------------+
; Slack ; From Node              ; To Node                ; Launch Clock  ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+-------+------------------------+------------------------+---------------+-------------+--------------+------------+------------+
; 0.642 ; ADCclk:u1|clk_count[0] ; ADCclk:u1|clk_count[1] ; iCLK_50       ; iCLK_50     ; 1.000        ; 0.000      ; 0.390      ;
; 0.644 ; ADCclk:u1|clk_count[1] ; ADCclk:u1|sclk         ; iCLK_50       ; iCLK_50     ; 1.000        ; 0.000      ; 0.388      ;
; 0.665 ; ADCclk:u1|clk_count[0] ; ADCclk:u1|clk_count[0] ; iCLK_50       ; iCLK_50     ; 1.000        ; 0.000      ; 0.367      ;
; 0.665 ; ADCclk:u1|clk_count[1] ; ADCclk:u1|clk_count[1] ; iCLK_50       ; iCLK_50     ; 1.000        ; 0.000      ; 0.367      ;
; 2.101 ; dac:dac1|sclk          ; dac:dac1|sclk          ; dac:dac1|sclk ; iCLK_50     ; 0.500        ; 1.795      ; 0.367      ;
; 2.601 ; dac:dac1|sclk          ; dac:dac1|sclk          ; dac:dac1|sclk ; iCLK_50     ; 1.000        ; 1.795      ; 0.367      ;
+-------+------------------------+------------------------+---------------+-------------+--------------+------------+------------+


+---------------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'iCLK_50'                                                                                                      ;
+--------+------------------------+------------------------+---------------+-------------+--------------+------------+------------+
; Slack  ; From Node              ; To Node                ; Launch Clock  ; Latch Clock ; Relationship ; Clock Skew ; Data Delay ;
+--------+------------------------+------------------------+---------------+-------------+--------------+------------+------------+
; -1.721 ; dac:dac1|sclk          ; dac:dac1|sclk          ; dac:dac1|sclk ; iCLK_50     ; 0.000        ; 1.795      ; 0.367      ;
; -1.221 ; dac:dac1|sclk          ; dac:dac1|sclk          ; dac:dac1|sclk ; iCLK_50     ; -0.500       ; 1.795      ; 0.367      ;
; 0.215  ; ADCclk:u1|clk_count[0] ; ADCclk:u1|clk_count[0] ; iCLK_50       ; iCLK_50     ; 0.000        ; 0.000      ; 0.367      ;
; 0.215  ; ADCclk:u1|clk_count[1] ; ADCclk:u1|clk_count[1] ; iCLK_50       ; iCLK_50     ; 0.000        ; 0.000      ; 0.367      ;
; 0.236  ; ADCclk:u1|clk_count[1] ; ADCclk:u1|sclk         ; iCLK_50       ; iCLK_50     ; 0.000        ; 0.000      ; 0.388      ;
; 0.238  ; ADCclk:u1|clk_count[0] ; ADCclk:u1|clk_count[1] ; iCLK_50       ; iCLK_50     ; 0.000        ; 0.000      ; 0.390      ;
+--------+------------------------+------------------------+---------------+-------------+--------------+------------+------------+


+-----------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'dac:dac1|sclk'                                                                                            ;
+-------+---------------------+---------------------+----------------+---------------+--------------+------------+------------+
; Slack ; From Node           ; To Node             ; Launch Clock   ; Latch Clock   ; Relationship ; Clock Skew ; Data Delay ;
+-------+---------------------+---------------------+----------------+---------------+--------------+------------+------------+
; 0.205 ; ADC:u2|d2[5]        ; dac:dac1|sr_b[5]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.039      ; 0.396      ;
; 0.240 ; ADC:u2|d2[10]       ; dac:dac1|sr_b[10]   ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.081      ; 0.473      ;
; 0.241 ; dac:dac1|sr_a[1]    ; dac:dac1|sr_a[2]    ; dac:dac1|sclk  ; dac:dac1|sclk ; 0.000        ; 0.000      ; 0.393      ;
; 0.245 ; ADC:u2|d2[9]        ; dac:dac1|sr_b[9]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.081      ; 0.478      ;
; 0.247 ; ADC:u2|d2[11]       ; dac:dac1|sr_b[11]   ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.081      ; 0.480      ;
; 0.249 ; ADC:u2|d1[10]       ; dac:dac1|sr_a[10]   ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.081      ; 0.482      ;
; 0.249 ; ADC:u2|d2[1]        ; dac:dac1|sr_b[1]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.081      ; 0.482      ;
; 0.251 ; ADC:u2|d1[11]       ; dac:dac1|sr_a[11]   ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.081      ; 0.484      ;
; 0.252 ; ADC:u2|d2[0]        ; dac:dac1|sr_b[0]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.081      ; 0.485      ;
; 0.257 ; ADC:u2|d2[3]        ; dac:dac1|sr_b[3]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.039      ; 0.448      ;
; 0.271 ; ADC:u2|d1[1]        ; dac:dac1|sr_a[1]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.040      ; 0.463      ;
; 0.285 ; ADC:u2|d1[6]        ; dac:dac1|sr_a[6]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.040      ; 0.477      ;
; 0.286 ; ADC:u2|d1[9]        ; dac:dac1|sr_a[9]    ; ADCclk:u1|sclk ; dac:dac1|sclk ; 0.000        ; 0.039      ; 0.477      ;
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+-------+---------------------+---------------------+----------------+---------------+--------------+------------+------------+


+------------------------------------------------------------------------------------------------------------------------+
; Fast Model Hold: 'ADCclk:u1|sclk'                                                                                      ;
+-------+------------------+------------------+----------------+----------------+--------------+------------+------------+
; Slack ; From Node        ; To Node          ; Launch Clock   ; Latch Clock    ; Relationship ; Clock Skew ; Data Delay ;
+-------+------------------+------------------+----------------+----------------+--------------+------------+------------+
; 0.215 ; ADC:u2|count[4]  ; ADC:u2|count[4]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.367      ;
; 0.238 ; ADC:u2|d1_sr[10] ; ADC:u2|d1_sr[11] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.390      ;
; 0.240 ; ADC:u2|d2_sr[14] ; ADC:u2|d2_sr[15] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.392      ;
; 0.241 ; ADC:u2|d1_sr[2]  ; ADC:u2|d1_sr[3]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.393      ;
; 0.241 ; ADC:u2|d2_sr[12] ; ADC:u2|d2_sr[13] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.393      ;
; 0.242 ; ADC:u2|d1_sr[3]  ; ADC:u2|d1_sr[4]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.394      ;
; 0.242 ; ADC:u2|d2_sr[5]  ; ADC:u2|d2_sr[6]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.394      ;
; 0.242 ; ADC:u2|d1_sr[6]  ; ADC:u2|d1_sr[7]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.394      ;
; 0.242 ; ADC:u2|d1_sr[14] ; ADC:u2|d1_sr[15] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.394      ;
; 0.243 ; ADC:u2|d1_sr[4]  ; ADC:u2|d1_sr[5]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.395      ;
; 0.243 ; ADC:u2|d2_sr[4]  ; ADC:u2|d2_sr[5]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.395      ;
; 0.243 ; ADC:u2|d2_sr[11] ; ADC:u2|d2[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.395      ;
; 0.244 ; ADC:u2|d2_sr[0]  ; ADC:u2|d2[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.396      ;
; 0.244 ; ADC:u2|d2_sr[0]  ; ADC:u2|d2_sr[1]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.396      ;
; 0.244 ; ADC:u2|d2_sr[3]  ; ADC:u2|d2_sr[4]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.396      ;
; 0.244 ; ADC:u2|d2_sr[6]  ; ADC:u2|d2_sr[7]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.396      ;
; 0.244 ; ADC:u2|d2_sr[10] ; ADC:u2|d2[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.396      ;
; 0.244 ; ADC:u2|d2_sr[13] ; ADC:u2|d2_sr[14] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.396      ;
; 0.246 ; ADC:u2|d2_sr[10] ; ADC:u2|d2_sr[11] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.398      ;
; 0.247 ; ADC:u2|d1_sr[8]  ; ADC:u2|d1_sr[9]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.399      ;
; 0.314 ; ADC:u2|d2_sr[7]  ; ADC:u2|d2[7]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.467      ;
; 0.318 ; ADC:u2|d2_sr[15] ; ADC:u2|d2[15]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.471      ;
; 0.323 ; ADC:u2|d2_sr[2]  ; ADC:u2|d2_sr[3]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.475      ;
; 0.324 ; ADC:u2|d1_sr[1]  ; ADC:u2|d1_sr[2]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.476      ;
; 0.325 ; ADC:u2|d1_sr[11] ; ADC:u2|d1_sr[12] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.477      ;
; 0.329 ; ADC:u2|d1_sr[5]  ; ADC:u2|d1_sr[6]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.481      ;
; 0.329 ; ADC:u2|d2_sr[7]  ; ADC:u2|d2_sr[8]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.481      ;
; 0.329 ; ADC:u2|d1_sr[12] ; ADC:u2|d1_sr[13] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.481      ;
; 0.329 ; ADC:u2|d1_sr[13] ; ADC:u2|d1_sr[14] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.481      ;
; 0.330 ; ADC:u2|d1_sr[9]  ; ADC:u2|d1_sr[10] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.482      ;
; 0.331 ; ADC:u2|d2_sr[1]  ; ADC:u2|d2[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.483      ;
; 0.331 ; ADC:u2|d2_sr[8]  ; ADC:u2|d2_sr[9]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.483      ;
; 0.334 ; ADC:u2|d1_sr[7]  ; ADC:u2|d1_sr[8]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.486      ;
; 0.368 ; ADC:u2|count[3]  ; ADC:u2|count[3]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.520      ;
; 0.369 ; ADC:u2|d2_sr[8]  ; ADC:u2|d2[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.522      ;
; 0.370 ; ADC:u2|count[2]  ; ADC:u2|count[2]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.522      ;
; 0.373 ; ADC:u2|count[4]  ; ADC:u2|count[1]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.525      ;
; 0.374 ; ADC:u2|count[0]  ; ADC:u2|count[0]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.526      ;
; 0.400 ; ADC:u2|d2_sr[13] ; ADC:u2|d2[13]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.553      ;
; 0.408 ; ADC:u2|d2_sr[4]  ; ADC:u2|d2[4]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.561      ;
; 0.408 ; ADC:u2|d2_sr[14] ; ADC:u2|d2[14]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.561      ;
; 0.412 ; ADC:u2|d2_sr[2]  ; ADC:u2|d2[2]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.565      ;
; 0.414 ; ADC:u2|d1_sr[13] ; ADC:u2|d1[13]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.567      ;
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; 0.416 ; ADC:u2|count[0]  ; ADC:u2|count[4]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.568      ;
; 0.418 ; ADC:u2|d1_sr[6]  ; ADC:u2|d1[6]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.571      ;
; 0.418 ; ADC:u2|count[0]  ; ADC:u2|count[1]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.570      ;
; 0.425 ; ADC:u2|d2_sr[3]  ; ADC:u2|d2[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.002      ; 0.579      ;
; 0.425 ; ADC:u2|d1_sr[5]  ; ADC:u2|d1[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.578      ;
; 0.425 ; ADC:u2|d2_sr[6]  ; ADC:u2|d2[6]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.578      ;
; 0.428 ; ADC:u2|count[5]  ; ADC:u2|count[5]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.580      ;
; 0.460 ; ADC:u2|count[5]  ; ADC:u2|count[1]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.612      ;
; 0.467 ; ADC:u2|count[2]  ; ADC:u2|count[4]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.619      ;
; 0.469 ; ADC:u2|count[2]  ; ADC:u2|count[1]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.621      ;
; 0.484 ; ADC:u2|d1_sr[0]  ; ADC:u2|d1[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.041      ; 0.677      ;
; 0.485 ; ADC:u2|d2_sr[1]  ; ADC:u2|d2_sr[2]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.040      ; 0.677      ;
; 0.489 ; ADC:u2|d1_sr[0]  ; ADC:u2|d1_sr[1]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.040      ; 0.681      ;
; 0.490 ; ADC:u2|d2_sr[11] ; ADC:u2|d2_sr[12] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.040      ; 0.682      ;
; 0.503 ; ADC:u2|d2_sr[5]  ; ADC:u2|d2[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.002      ; 0.657      ;
; 0.503 ; ADC:u2|d1_sr[7]  ; ADC:u2|d1[7]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.656      ;
; 0.503 ; ADC:u2|d1_sr[15] ; ADC:u2|d1[15]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.656      ;
; 0.505 ; ADC:u2|d1_sr[1]  ; ADC:u2|d1[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.658      ;
; 0.505 ; ADC:u2|d1_sr[2]  ; ADC:u2|d1[2]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.658      ;
; 0.505 ; ADC:u2|d1_sr[14] ; ADC:u2|d1[14]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.658      ;
; 0.506 ; ADC:u2|d1_sr[3]  ; ADC:u2|d1[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.659      ;
; 0.507 ; ADC:u2|d1_sr[8]  ; ADC:u2|d1[8]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.660      ;
; 0.507 ; ADC:u2|d1_sr[9]  ; ADC:u2|d1[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.002      ; 0.661      ;
; 0.510 ; ADC:u2|d2_sr[12] ; ADC:u2|d2[12]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.663      ;
; 0.510 ; ADC:u2|count[2]  ; ADC:u2|count[3]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.662      ;
; 0.517 ; ADC:u2|count[4]  ; ADC:u2|count[5]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.669      ;
; 0.521 ; ADC:u2|d1_sr[12] ; ADC:u2|d1[12]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.001      ; 0.674      ;
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; 0.543 ; ADC:u2|count[1]  ; ADC:u2|count[4]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.695      ;
; 0.545 ; ADC:u2|count[3]  ; ADC:u2|count[4]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.697      ;
; 0.545 ; ADC:u2|count[1]  ; ADC:u2|count[1]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.697      ;
; 0.547 ; ADC:u2|count[3]  ; ADC:u2|count[1]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.699      ;
; 0.553 ; ADC:u2|count[5]  ; ADC:u2|count[4]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.705      ;
; 0.564 ; ADC:u2|d1_sr[11] ; ADC:u2|d1[11]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; -0.040     ; 0.676      ;
; 0.565 ; ADC:u2|d1_sr[10] ; ADC:u2|d1[10]    ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; -0.040     ; 0.677      ;
; 0.569 ; ADC:u2|count[1]  ; ADC:u2|count[2]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.721      ;
; 0.580 ; ADC:u2|count[2]  ; ADC:u2|count[5]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.732      ;
; 0.582 ; ADC:u2|d2_sr[9]  ; ADC:u2|d2[9]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; -0.040     ; 0.694      ;
; 0.586 ; ADC:u2|d2_sr[9]  ; ADC:u2|d2_sr[10] ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; -0.040     ; 0.698      ;
; 0.604 ; ADC:u2|count[1]  ; ADC:u2|count[3]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.756      ;
; 0.608 ; ADC:u2|count[0]  ; ADC:u2|count[2]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.760      ;
; 0.643 ; ADC:u2|count[0]  ; ADC:u2|count[3]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.795      ;
; 0.674 ; ADC:u2|count[1]  ; ADC:u2|count[5]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.826      ;
; 0.713 ; ADC:u2|count[0]  ; ADC:u2|count[5]  ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.865      ;
; 0.815 ; ADC:u2|count[4]  ; ADC:u2|d1[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.967      ;
; 0.815 ; ADC:u2|count[4]  ; ADC:u2|d1[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.967      ;
; 0.815 ; ADC:u2|count[4]  ; ADC:u2|d1[2]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.967      ;
; 0.815 ; ADC:u2|count[4]  ; ADC:u2|d1[3]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.967      ;
; 0.815 ; ADC:u2|count[4]  ; ADC:u2|d1[4]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.967      ;
; 0.815 ; ADC:u2|count[4]  ; ADC:u2|d1[5]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.967      ;
; 0.815 ; ADC:u2|count[4]  ; ADC:u2|d1[6]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.967      ;
; 0.815 ; ADC:u2|count[4]  ; ADC:u2|d2[6]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.967      ;
; 0.815 ; ADC:u2|count[4]  ; ADC:u2|d1[7]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 0.967      ;
; 0.854 ; ADC:u2|count[0]  ; ADC:u2|d1[0]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.006      ;
; 0.854 ; ADC:u2|count[0]  ; ADC:u2|d1[1]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.006      ;
; 0.854 ; ADC:u2|count[0]  ; ADC:u2|d1[2]     ; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 0.000        ; 0.000      ; 1.006      ;
+-------+------------------+------------------+----------------+----------------+--------------+------------+------------+


+-------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'iCLK_50'                                                                   ;
+--------+--------------+----------------+------------------+---------+------------+--------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock   ; Clock Edge ; Target                   ;
+--------+--------------+----------------+------------------+---------+------------+--------------------------+
; -1.380 ; 1.000        ; 2.380          ; Port Rate        ; iCLK_50 ; Rise       ; iCLK_50                  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; iCLK_50 ; Rise       ; ADCclk:u1|clk_count[0]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; ADCclk:u1|clk_count[0]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; iCLK_50 ; Rise       ; ADCclk:u1|clk_count[1]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; ADCclk:u1|clk_count[1]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; iCLK_50 ; Rise       ; ADCclk:u1|sclk           ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; ADCclk:u1|sclk           ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; iCLK_50 ; Rise       ; dac:dac1|sclk            ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; dac:dac1|sclk            ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; dac1|sclk|clk            ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; dac1|sclk|clk            ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; iCLK_50|combout          ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; iCLK_50|combout          ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; iCLK_50~clkctrl|inclk[0] ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; iCLK_50~clkctrl|inclk[0] ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; iCLK_50~clkctrl|outclk   ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; iCLK_50~clkctrl|outclk   ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; u1|clk_count[0]|clk      ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; u1|clk_count[0]|clk      ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; u1|clk_count[1]|clk      ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; u1|clk_count[1]|clk      ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; iCLK_50 ; Rise       ; u1|sclk|clk              ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; iCLK_50 ; Rise       ; u1|sclk|clk              ;
+--------+--------------+----------------+------------------+---------+------------+--------------------------+


+------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'ADCclk:u1|sclk'                                                           ;
+--------+--------------+----------------+------------------+----------------+------------+------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock          ; Clock Edge ; Target           ;
+--------+--------------+----------------+------------------+----------------+------------+------------------+
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Fall       ; ADC:u2|CS        ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Fall       ; ADC:u2|CS        ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[0]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[0]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[1]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[1]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[2]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[2]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[3]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[3]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[4]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[4]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[5]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|count[5]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[0]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[0]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[10]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[10]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[11]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[11]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[12]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[12]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[13]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[13]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[14]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[14]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[15]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[15]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[1]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[1]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[2]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[2]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[3]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[3]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[4]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[4]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[5]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[5]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[6]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[6]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[7]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[7]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[8]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[8]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[9]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1[9]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[0]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[0]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[10] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[10] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[11] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[11] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[12] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[12] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[13] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[13] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[14] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[14] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[15] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[15] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[1]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[1]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[2]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[2]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[3]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[3]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[4]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[4]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[5]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[5]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[6]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[6]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[7]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[7]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[8]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[8]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[9]  ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d1_sr[9]  ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[0]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[0]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[10]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[10]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[11]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[11]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[12]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[12]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[13]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[13]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[14]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[14]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[15]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[15]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[1]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[1]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[2]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[2]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[3]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[3]     ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[4]     ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; ADCclk:u1|sclk ; Rise       ; ADC:u2|d2[4]     ;
+--------+--------------+----------------+------------------+----------------+------------+------------------+


+--------------------------------------------------------------------------------------------------------------+
; Fast Model Minimum Pulse Width: 'dac:dac1|sclk'                                                              ;
+--------+--------------+----------------+------------------+---------------+------------+---------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock         ; Clock Edge ; Target              ;
+--------+--------------+----------------+------------------+---------------+------------+---------------------+
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[0] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[0] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[1] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[1] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[2] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[2] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[3] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[3] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[4] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[4] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[5] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[5] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[6] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[6] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[7] ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|counter[7] ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[0]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[0]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[10]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[10]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[11]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[11]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[12]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[12]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[13]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[13]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[14]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[14]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[15]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[15]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[1]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[1]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[2]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[2]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[3]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[3]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[4]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[4]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[5]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[5]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[6]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[6]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[7]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[7]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[8]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[8]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[9]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_a[9]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[0]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[0]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[10]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[10]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[11]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[11]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[12]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[12]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[13]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[13]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[14]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[14]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[15]   ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[15]   ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[1]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[1]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[2]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[2]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[3]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[3]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[4]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[4]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[5]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[5]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[6]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[6]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[7]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[7]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[8]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[8]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[9]    ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sr_b[9]    ;
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac:dac1|sync       ;
; -0.500 ; 0.500        ; 1.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac:dac1|sync       ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[0]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[0]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[1]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[1]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[2]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[2]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[3]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[3]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[4]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[4]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[5]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[5]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[6]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[6]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|counter[7]|clk ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|counter[7]|clk ;
; 0.500  ; 0.500        ; 0.000          ; High Pulse Width ; dac:dac1|sclk ; Rise       ; dac1|sclk|regout    ;
; 0.500  ; 0.500        ; 0.000          ; Low Pulse Width  ; dac:dac1|sclk ; Rise       ; dac1|sclk|regout    ;
+--------+--------------+----------------+------------------+---------------+------------+---------------------+


+-----------------------------------------------------------------------------+
; Setup Times                                                                 ;
+-------------+----------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port     ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+----------------+-------+-------+------------+-----------------+
; GPIO_1[*]   ; ADCclk:u1|sclk ; 3.349 ; 3.349 ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[13] ; ADCclk:u1|sclk ; 3.349 ; 3.349 ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[14] ; ADCclk:u1|sclk ; 3.197 ; 3.197 ; Rise       ; ADCclk:u1|sclk  ;
+-------------+----------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Hold Times                                                                    ;
+-------------+----------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port     ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+----------------+--------+--------+------------+-----------------+
; GPIO_1[*]   ; ADCclk:u1|sclk ; -3.077 ; -3.077 ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[13] ; ADCclk:u1|sclk ; -3.229 ; -3.229 ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[14] ; ADCclk:u1|sclk ; -3.077 ; -3.077 ; Rise       ; ADCclk:u1|sclk  ;
+-------------+----------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------------+
; Clock to Output Times                                                       ;
+-------------+----------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port     ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+----------------+-------+-------+------------+-----------------+
; GPIO_1[*]   ; ADCclk:u1|sclk ; 2.125 ;       ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[12] ; ADCclk:u1|sclk ; 2.125 ;       ; Rise       ; ADCclk:u1|sclk  ;
; oLEDR[*]    ; ADCclk:u1|sclk ; 4.898 ; 4.898 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[0]   ; ADCclk:u1|sclk ; 4.320 ; 4.320 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[1]   ; ADCclk:u1|sclk ; 4.438 ; 4.438 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[2]   ; ADCclk:u1|sclk ; 4.310 ; 4.310 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[3]   ; ADCclk:u1|sclk ; 4.499 ; 4.499 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[4]   ; ADCclk:u1|sclk ; 4.363 ; 4.363 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[5]   ; ADCclk:u1|sclk ; 4.356 ; 4.356 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[6]   ; ADCclk:u1|sclk ; 4.545 ; 4.545 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[7]   ; ADCclk:u1|sclk ; 4.898 ; 4.898 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[8]   ; ADCclk:u1|sclk ; 4.318 ; 4.318 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[9]   ; ADCclk:u1|sclk ; 4.395 ; 4.395 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[10]  ; ADCclk:u1|sclk ; 3.956 ; 3.956 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[11]  ; ADCclk:u1|sclk ; 4.059 ; 4.059 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[12]  ; ADCclk:u1|sclk ; 3.780 ; 3.780 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[13]  ; ADCclk:u1|sclk ; 4.090 ; 4.090 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[14]  ; ADCclk:u1|sclk ; 3.907 ; 3.907 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[15]  ; ADCclk:u1|sclk ; 4.036 ; 4.036 ; Rise       ; ADCclk:u1|sclk  ;
; GPIO_1[*]   ; ADCclk:u1|sclk ; 5.840 ; 5.840 ; Fall       ; ADCclk:u1|sclk  ;
;  GPIO_1[12] ; ADCclk:u1|sclk ;       ; 2.125 ; Fall       ; ADCclk:u1|sclk  ;
;  GPIO_1[15] ; ADCclk:u1|sclk ; 5.840 ; 5.840 ; Fall       ; ADCclk:u1|sclk  ;
; GPIO_1[*]   ; dac:dac1|sclk  ; 7.003 ; 7.003 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[0]  ; dac:dac1|sclk  ; 6.968 ; 6.968 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[1]  ; dac:dac1|sclk  ; 7.003 ; 7.003 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[2]  ; dac:dac1|sclk  ; 6.228 ; 6.228 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[3]  ; dac:dac1|sclk  ; 2.599 ;       ; Rise       ; dac:dac1|sclk   ;
; GPIO_1[*]   ; dac:dac1|sclk  ;       ; 2.599 ; Fall       ; dac:dac1|sclk   ;
;  GPIO_1[3]  ; dac:dac1|sclk  ;       ; 2.599 ; Fall       ; dac:dac1|sclk   ;
+-------------+----------------+-------+-------+------------+-----------------+


+-----------------------------------------------------------------------------+
; Minimum Clock to Output Times                                               ;
+-------------+----------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port     ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+----------------+-------+-------+------------+-----------------+
; GPIO_1[*]   ; ADCclk:u1|sclk ; 2.125 ;       ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[12] ; ADCclk:u1|sclk ; 2.125 ;       ; Rise       ; ADCclk:u1|sclk  ;
; oLEDR[*]    ; ADCclk:u1|sclk ; 3.638 ; 3.638 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[0]   ; ADCclk:u1|sclk ; 4.159 ; 4.159 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[1]   ; ADCclk:u1|sclk ; 4.398 ; 4.398 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[2]   ; ADCclk:u1|sclk ; 4.228 ; 4.228 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[3]   ; ADCclk:u1|sclk ; 4.322 ; 4.322 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[4]   ; ADCclk:u1|sclk ; 4.283 ; 4.283 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[5]   ; ADCclk:u1|sclk ; 4.265 ; 4.265 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[6]   ; ADCclk:u1|sclk ; 4.456 ; 4.456 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[7]   ; ADCclk:u1|sclk ; 4.376 ; 4.376 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[8]   ; ADCclk:u1|sclk ; 4.172 ; 4.172 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[9]   ; ADCclk:u1|sclk ; 4.090 ; 4.090 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[10]  ; ADCclk:u1|sclk ; 3.890 ; 3.890 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[11]  ; ADCclk:u1|sclk ; 4.049 ; 4.049 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[12]  ; ADCclk:u1|sclk ; 3.638 ; 3.638 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[13]  ; ADCclk:u1|sclk ; 3.948 ; 3.948 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[14]  ; ADCclk:u1|sclk ; 3.766 ; 3.766 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[15]  ; ADCclk:u1|sclk ; 3.893 ; 3.893 ; Rise       ; ADCclk:u1|sclk  ;
; GPIO_1[*]   ; ADCclk:u1|sclk ; 5.840 ; 2.125 ; Fall       ; ADCclk:u1|sclk  ;
;  GPIO_1[12] ; ADCclk:u1|sclk ;       ; 2.125 ; Fall       ; ADCclk:u1|sclk  ;
;  GPIO_1[15] ; ADCclk:u1|sclk ; 5.840 ; 5.840 ; Fall       ; ADCclk:u1|sclk  ;
; GPIO_1[*]   ; dac:dac1|sclk  ; 2.599 ; 6.228 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[0]  ; dac:dac1|sclk  ; 6.968 ; 6.968 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[1]  ; dac:dac1|sclk  ; 7.003 ; 7.003 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[2]  ; dac:dac1|sclk  ; 6.228 ; 6.228 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[3]  ; dac:dac1|sclk  ; 2.599 ;       ; Rise       ; dac:dac1|sclk   ;
; GPIO_1[*]   ; dac:dac1|sclk  ;       ; 2.599 ; Fall       ; dac:dac1|sclk   ;
;  GPIO_1[3]  ; dac:dac1|sclk  ;       ; 2.599 ; Fall       ; dac:dac1|sclk   ;
+-------------+----------------+-------+-------+------------+-----------------+


+----------------------------------------------------------+
; Propagation Delay                                        ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; iKEY[0]    ; oLEDR[0]    ; 6.866 ; 6.866 ; 6.866 ; 6.866 ;
; iKEY[0]    ; oLEDR[1]    ; 6.983 ; 6.983 ; 6.983 ; 6.983 ;
; iKEY[0]    ; oLEDR[2]    ; 7.019 ; 7.019 ; 7.019 ; 7.019 ;
; iKEY[0]    ; oLEDR[3]    ; 6.945 ; 6.945 ; 6.945 ; 6.945 ;
; iKEY[0]    ; oLEDR[4]    ; 7.074 ; 7.074 ; 7.074 ; 7.074 ;
; iKEY[0]    ; oLEDR[5]    ; 6.969 ; 6.969 ; 6.969 ; 6.969 ;
; iKEY[0]    ; oLEDR[6]    ; 7.185 ; 7.185 ; 7.185 ; 7.185 ;
; iKEY[0]    ; oLEDR[7]    ; 7.175 ; 7.175 ; 7.175 ; 7.175 ;
; iKEY[0]    ; oLEDR[8]    ; 7.121 ; 7.121 ; 7.121 ; 7.121 ;
; iKEY[0]    ; oLEDR[9]    ; 6.904 ; 6.904 ; 6.904 ; 6.904 ;
; iKEY[0]    ; oLEDR[10]   ; 6.697 ; 6.697 ; 6.697 ; 6.697 ;
; iKEY[0]    ; oLEDR[11]   ; 6.913 ; 6.913 ; 6.913 ; 6.913 ;
; iKEY[0]    ; oLEDR[12]   ; 6.582 ; 6.582 ; 6.582 ; 6.582 ;
; iKEY[0]    ; oLEDR[13]   ; 6.893 ; 6.893 ; 6.893 ; 6.893 ;
; iKEY[0]    ; oLEDR[14]   ; 6.713 ; 6.713 ; 6.713 ; 6.713 ;
; iKEY[0]    ; oLEDR[15]   ; 6.840 ; 6.840 ; 6.840 ; 6.840 ;
+------------+-------------+-------+-------+-------+-------+


+----------------------------------------------------------+
; Minimum Propagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; iKEY[0]    ; oLEDR[0]    ; 6.866 ; 6.866 ; 6.866 ; 6.866 ;
; iKEY[0]    ; oLEDR[1]    ; 6.983 ; 6.983 ; 6.983 ; 6.983 ;
; iKEY[0]    ; oLEDR[2]    ; 7.019 ; 7.019 ; 7.019 ; 7.019 ;
; iKEY[0]    ; oLEDR[3]    ; 6.945 ; 6.945 ; 6.945 ; 6.945 ;
; iKEY[0]    ; oLEDR[4]    ; 7.074 ; 7.074 ; 7.074 ; 7.074 ;
; iKEY[0]    ; oLEDR[5]    ; 6.969 ; 6.969 ; 6.969 ; 6.969 ;
; iKEY[0]    ; oLEDR[6]    ; 7.185 ; 7.185 ; 7.185 ; 7.185 ;
; iKEY[0]    ; oLEDR[7]    ; 7.175 ; 7.175 ; 7.175 ; 7.175 ;
; iKEY[0]    ; oLEDR[8]    ; 7.121 ; 7.121 ; 7.121 ; 7.121 ;
; iKEY[0]    ; oLEDR[9]    ; 6.904 ; 6.904 ; 6.904 ; 6.904 ;
; iKEY[0]    ; oLEDR[10]   ; 6.697 ; 6.697 ; 6.697 ; 6.697 ;
; iKEY[0]    ; oLEDR[11]   ; 6.913 ; 6.913 ; 6.913 ; 6.913 ;
; iKEY[0]    ; oLEDR[12]   ; 6.582 ; 6.582 ; 6.582 ; 6.582 ;
; iKEY[0]    ; oLEDR[13]   ; 6.893 ; 6.893 ; 6.893 ; 6.893 ;
; iKEY[0]    ; oLEDR[14]   ; 6.713 ; 6.713 ; 6.713 ; 6.713 ;
; iKEY[0]    ; oLEDR[15]   ; 6.840 ; 6.840 ; 6.840 ; 6.840 ;
+------------+-------------+-------+-------+-------+-------+


+---------------------------------------------------------------------------------+
; Multicorner Timing Analysis Summary                                             ;
+------------------+----------+--------+----------+---------+---------------------+
; Clock            ; Setup    ; Hold   ; Recovery ; Removal ; Minimum Pulse Width ;
+------------------+----------+--------+----------+---------+---------------------+
; Worst-case Slack ; -1.945   ; -2.731 ; N/A      ; N/A     ; -1.380              ;
;  ADCclk:u1|sclk  ; -1.945   ; 0.215  ; N/A      ; N/A     ; -0.500              ;
;  dac:dac1|sclk   ; -1.303   ; 0.205  ; N/A      ; N/A     ; -0.500              ;
;  iCLK_50         ; 0.253    ; -2.731 ; N/A      ; N/A     ; -1.380              ;
; Design-wide TNS  ; -149.642 ; -2.731 ; 0.0      ; 0.0     ; -117.38             ;
;  ADCclk:u1|sclk  ; -99.183  ; 0.000  ; N/A      ; N/A     ; -71.000             ;
;  dac:dac1|sclk   ; -50.459  ; 0.000  ; N/A      ; N/A     ; -41.000             ;
;  iCLK_50         ; 0.000    ; -2.731 ; N/A      ; N/A     ; -5.380              ;
+------------------+----------+--------+----------+---------+---------------------+


+-----------------------------------------------------------------------------+
; Setup Times                                                                 ;
+-------------+----------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port     ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+----------------+-------+-------+------------+-----------------+
; GPIO_1[*]   ; ADCclk:u1|sclk ; 6.141 ; 6.141 ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[13] ; ADCclk:u1|sclk ; 6.141 ; 6.141 ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[14] ; ADCclk:u1|sclk ; 5.804 ; 5.804 ; Rise       ; ADCclk:u1|sclk  ;
+-------------+----------------+-------+-------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Hold Times                                                                    ;
+-------------+----------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port     ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+----------------+--------+--------+------------+-----------------+
; GPIO_1[*]   ; ADCclk:u1|sclk ; -3.077 ; -3.077 ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[13] ; ADCclk:u1|sclk ; -3.229 ; -3.229 ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[14] ; ADCclk:u1|sclk ; -3.077 ; -3.077 ; Rise       ; ADCclk:u1|sclk  ;
+-------------+----------------+--------+--------+------------+-----------------+


+-------------------------------------------------------------------------------+
; Clock to Output Times                                                         ;
+-------------+----------------+--------+--------+------------+-----------------+
; Data Port   ; Clock Port     ; Rise   ; Fall   ; Clock Edge ; Clock Reference ;
+-------------+----------------+--------+--------+------------+-----------------+
; GPIO_1[*]   ; ADCclk:u1|sclk ; 4.099  ;        ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[12] ; ADCclk:u1|sclk ; 4.099  ;        ; Rise       ; ADCclk:u1|sclk  ;
; oLEDR[*]    ; ADCclk:u1|sclk ; 9.159  ; 9.159  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[0]   ; ADCclk:u1|sclk ; 7.907  ; 7.907  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[1]   ; ADCclk:u1|sclk ; 8.159  ; 8.159  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[2]   ; ADCclk:u1|sclk ; 7.794  ; 7.794  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[3]   ; ADCclk:u1|sclk ; 8.266  ; 8.266  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[4]   ; ADCclk:u1|sclk ; 7.944  ; 7.944  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[5]   ; ADCclk:u1|sclk ; 7.942  ; 7.942  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[6]   ; ADCclk:u1|sclk ; 8.364  ; 8.364  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[7]   ; ADCclk:u1|sclk ; 9.159  ; 9.159  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[8]   ; ADCclk:u1|sclk ; 7.831  ; 7.831  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[9]   ; ADCclk:u1|sclk ; 8.099  ; 8.099  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[10]  ; ADCclk:u1|sclk ; 7.180  ; 7.180  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[11]  ; ADCclk:u1|sclk ; 7.435  ; 7.435  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[12]  ; ADCclk:u1|sclk ; 6.752  ; 6.752  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[13]  ; ADCclk:u1|sclk ; 7.434  ; 7.434  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[14]  ; ADCclk:u1|sclk ; 7.007  ; 7.007  ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[15]  ; ADCclk:u1|sclk ; 7.278  ; 7.278  ; Rise       ; ADCclk:u1|sclk  ;
; GPIO_1[*]   ; ADCclk:u1|sclk ; 10.877 ; 10.877 ; Fall       ; ADCclk:u1|sclk  ;
;  GPIO_1[12] ; ADCclk:u1|sclk ;        ; 4.099  ; Fall       ; ADCclk:u1|sclk  ;
;  GPIO_1[15] ; ADCclk:u1|sclk ; 10.877 ; 10.877 ; Fall       ; ADCclk:u1|sclk  ;
; GPIO_1[*]   ; dac:dac1|sclk  ; 13.216 ; 13.216 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[0]  ; dac:dac1|sclk  ; 13.084 ; 13.084 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[1]  ; dac:dac1|sclk  ; 13.216 ; 13.216 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[2]  ; dac:dac1|sclk  ; 11.813 ; 11.813 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[3]  ; dac:dac1|sclk  ; 5.021  ;        ; Rise       ; dac:dac1|sclk   ;
; GPIO_1[*]   ; dac:dac1|sclk  ;        ; 5.021  ; Fall       ; dac:dac1|sclk   ;
;  GPIO_1[3]  ; dac:dac1|sclk  ;        ; 5.021  ; Fall       ; dac:dac1|sclk   ;
+-------------+----------------+--------+--------+------------+-----------------+


+-----------------------------------------------------------------------------+
; Minimum Clock to Output Times                                               ;
+-------------+----------------+-------+-------+------------+-----------------+
; Data Port   ; Clock Port     ; Rise  ; Fall  ; Clock Edge ; Clock Reference ;
+-------------+----------------+-------+-------+------------+-----------------+
; GPIO_1[*]   ; ADCclk:u1|sclk ; 2.125 ;       ; Rise       ; ADCclk:u1|sclk  ;
;  GPIO_1[12] ; ADCclk:u1|sclk ; 2.125 ;       ; Rise       ; ADCclk:u1|sclk  ;
; oLEDR[*]    ; ADCclk:u1|sclk ; 3.638 ; 3.638 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[0]   ; ADCclk:u1|sclk ; 4.159 ; 4.159 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[1]   ; ADCclk:u1|sclk ; 4.398 ; 4.398 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[2]   ; ADCclk:u1|sclk ; 4.228 ; 4.228 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[3]   ; ADCclk:u1|sclk ; 4.322 ; 4.322 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[4]   ; ADCclk:u1|sclk ; 4.283 ; 4.283 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[5]   ; ADCclk:u1|sclk ; 4.265 ; 4.265 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[6]   ; ADCclk:u1|sclk ; 4.456 ; 4.456 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[7]   ; ADCclk:u1|sclk ; 4.376 ; 4.376 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[8]   ; ADCclk:u1|sclk ; 4.172 ; 4.172 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[9]   ; ADCclk:u1|sclk ; 4.090 ; 4.090 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[10]  ; ADCclk:u1|sclk ; 3.890 ; 3.890 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[11]  ; ADCclk:u1|sclk ; 4.049 ; 4.049 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[12]  ; ADCclk:u1|sclk ; 3.638 ; 3.638 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[13]  ; ADCclk:u1|sclk ; 3.948 ; 3.948 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[14]  ; ADCclk:u1|sclk ; 3.766 ; 3.766 ; Rise       ; ADCclk:u1|sclk  ;
;  oLEDR[15]  ; ADCclk:u1|sclk ; 3.893 ; 3.893 ; Rise       ; ADCclk:u1|sclk  ;
; GPIO_1[*]   ; ADCclk:u1|sclk ; 5.840 ; 2.125 ; Fall       ; ADCclk:u1|sclk  ;
;  GPIO_1[12] ; ADCclk:u1|sclk ;       ; 2.125 ; Fall       ; ADCclk:u1|sclk  ;
;  GPIO_1[15] ; ADCclk:u1|sclk ; 5.840 ; 5.840 ; Fall       ; ADCclk:u1|sclk  ;
; GPIO_1[*]   ; dac:dac1|sclk  ; 2.599 ; 6.228 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[0]  ; dac:dac1|sclk  ; 6.968 ; 6.968 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[1]  ; dac:dac1|sclk  ; 7.003 ; 7.003 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[2]  ; dac:dac1|sclk  ; 6.228 ; 6.228 ; Rise       ; dac:dac1|sclk   ;
;  GPIO_1[3]  ; dac:dac1|sclk  ; 2.599 ;       ; Rise       ; dac:dac1|sclk   ;
; GPIO_1[*]   ; dac:dac1|sclk  ;       ; 2.599 ; Fall       ; dac:dac1|sclk   ;
;  GPIO_1[3]  ; dac:dac1|sclk  ;       ; 2.599 ; Fall       ; dac:dac1|sclk   ;
+-------------+----------------+-------+-------+------------+-----------------+


+--------------------------------------------------------------+
; Progagation Delay                                            ;
+------------+-------------+--------+--------+--------+--------+
; Input Port ; Output Port ; RR     ; RF     ; FR     ; FF     ;
+------------+-------------+--------+--------+--------+--------+
; iKEY[0]    ; oLEDR[0]    ; 12.291 ; 12.291 ; 12.291 ; 12.291 ;
; iKEY[0]    ; oLEDR[1]    ; 12.547 ; 12.547 ; 12.547 ; 12.547 ;
; iKEY[0]    ; oLEDR[2]    ; 12.600 ; 12.600 ; 12.600 ; 12.600 ;
; iKEY[0]    ; oLEDR[3]    ; 12.486 ; 12.486 ; 12.486 ; 12.486 ;
; iKEY[0]    ; oLEDR[4]    ; 12.750 ; 12.750 ; 12.750 ; 12.750 ;
; iKEY[0]    ; oLEDR[5]    ; 12.522 ; 12.522 ; 12.522 ; 12.522 ;
; iKEY[0]    ; oLEDR[6]    ; 13.019 ; 13.019 ; 13.019 ; 13.019 ;
; iKEY[0]    ; oLEDR[7]    ; 12.976 ; 12.976 ; 12.976 ; 12.976 ;
; iKEY[0]    ; oLEDR[8]    ; 12.828 ; 12.828 ; 12.828 ; 12.828 ;
; iKEY[0]    ; oLEDR[9]    ; 12.491 ; 12.491 ; 12.491 ; 12.491 ;
; iKEY[0]    ; oLEDR[10]   ; 12.025 ; 12.025 ; 12.025 ; 12.025 ;
; iKEY[0]    ; oLEDR[11]   ; 12.535 ; 12.535 ; 12.535 ; 12.535 ;
; iKEY[0]    ; oLEDR[12]   ; 11.754 ; 11.754 ; 11.754 ; 11.754 ;
; iKEY[0]    ; oLEDR[13]   ; 12.436 ; 12.436 ; 12.436 ; 12.436 ;
; iKEY[0]    ; oLEDR[14]   ; 12.012 ; 12.012 ; 12.012 ; 12.012 ;
; iKEY[0]    ; oLEDR[15]   ; 12.281 ; 12.281 ; 12.281 ; 12.281 ;
+------------+-------------+--------+--------+--------+--------+


+----------------------------------------------------------+
; Minimum Progagation Delay                                ;
+------------+-------------+-------+-------+-------+-------+
; Input Port ; Output Port ; RR    ; RF    ; FR    ; FF    ;
+------------+-------------+-------+-------+-------+-------+
; iKEY[0]    ; oLEDR[0]    ; 6.866 ; 6.866 ; 6.866 ; 6.866 ;
; iKEY[0]    ; oLEDR[1]    ; 6.983 ; 6.983 ; 6.983 ; 6.983 ;
; iKEY[0]    ; oLEDR[2]    ; 7.019 ; 7.019 ; 7.019 ; 7.019 ;
; iKEY[0]    ; oLEDR[3]    ; 6.945 ; 6.945 ; 6.945 ; 6.945 ;
; iKEY[0]    ; oLEDR[4]    ; 7.074 ; 7.074 ; 7.074 ; 7.074 ;
; iKEY[0]    ; oLEDR[5]    ; 6.969 ; 6.969 ; 6.969 ; 6.969 ;
; iKEY[0]    ; oLEDR[6]    ; 7.185 ; 7.185 ; 7.185 ; 7.185 ;
; iKEY[0]    ; oLEDR[7]    ; 7.175 ; 7.175 ; 7.175 ; 7.175 ;
; iKEY[0]    ; oLEDR[8]    ; 7.121 ; 7.121 ; 7.121 ; 7.121 ;
; iKEY[0]    ; oLEDR[9]    ; 6.904 ; 6.904 ; 6.904 ; 6.904 ;
; iKEY[0]    ; oLEDR[10]   ; 6.697 ; 6.697 ; 6.697 ; 6.697 ;
; iKEY[0]    ; oLEDR[11]   ; 6.913 ; 6.913 ; 6.913 ; 6.913 ;
; iKEY[0]    ; oLEDR[12]   ; 6.582 ; 6.582 ; 6.582 ; 6.582 ;
; iKEY[0]    ; oLEDR[13]   ; 6.893 ; 6.893 ; 6.893 ; 6.893 ;
; iKEY[0]    ; oLEDR[14]   ; 6.713 ; 6.713 ; 6.713 ; 6.713 ;
; iKEY[0]    ; oLEDR[15]   ; 6.840 ; 6.840 ; 6.840 ; 6.840 ;
+------------+-------------+-------+-------+-------+-------+


+-----------------------------------------------------------------------------+
; Setup Transfers                                                             ;
+----------------+----------------+----------+----------+----------+----------+
; From Clock     ; To Clock       ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+----------------+----------------+----------+----------+----------+----------+
; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 351      ; 0        ; 2        ; 0        ;
; ADCclk:u1|sclk ; dac:dac1|sclk  ; 24       ; 0        ; 0        ; 0        ;
; dac:dac1|sclk  ; dac:dac1|sclk  ; 527      ; 0        ; 0        ; 0        ;
; dac:dac1|sclk  ; iCLK_50        ; 1        ; 1        ; 0        ; 0        ;
; iCLK_50        ; iCLK_50        ; 4        ; 0        ; 0        ; 0        ;
+----------------+----------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


+-----------------------------------------------------------------------------+
; Hold Transfers                                                              ;
+----------------+----------------+----------+----------+----------+----------+
; From Clock     ; To Clock       ; RR Paths ; FR Paths ; RF Paths ; FF Paths ;
+----------------+----------------+----------+----------+----------+----------+
; ADCclk:u1|sclk ; ADCclk:u1|sclk ; 351      ; 0        ; 2        ; 0        ;
; ADCclk:u1|sclk ; dac:dac1|sclk  ; 24       ; 0        ; 0        ; 0        ;
; dac:dac1|sclk  ; dac:dac1|sclk  ; 527      ; 0        ; 0        ; 0        ;
; dac:dac1|sclk  ; iCLK_50        ; 1        ; 1        ; 0        ; 0        ;
; iCLK_50        ; iCLK_50        ; 4        ; 0        ; 0        ; 0        ;
+----------------+----------------+----------+----------+----------+----------+
Entries labeled "false path" only account for clock-to-clock false paths and not path-based false paths. As a result, actual path counts may be lower than reported.


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; Report TCCS ;
---------------
No dedicated SERDES Transmitter circuitry present in device or used in design


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; Report RSKM ;
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No dedicated SERDES Receiver circuitry present in device or used in design


+------------------------------------------------+
; Unconstrained Paths                            ;
+---------------------------------+-------+------+
; Property                        ; Setup ; Hold ;
+---------------------------------+-------+------+
; Illegal Clocks                  ; 0     ; 0    ;
; Unconstrained Clocks            ; 0     ; 0    ;
; Unconstrained Input Ports       ; 3     ; 3    ;
; Unconstrained Input Port Paths  ; 18    ; 18   ;
; Unconstrained Output Ports      ; 22    ; 22   ;
; Unconstrained Output Port Paths ; 54    ; 54   ;
+---------------------------------+-------+------+


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; TimeQuest Timing Analyzer Messages ;
+------------------------------------+
Info: *******************************************************************
Info: Running Quartus II 64-Bit TimeQuest Timing Analyzer
    Info: Version 13.0.0 Build 156 04/24/2013 SJ Full Version
    Info: Processing started: Sun Sep 21 16:54:53 2014
Info: Command: quartus_sta top -c top
Info: qsta_default_script.tcl version: #1
Info (11104): Parallel Compilation has detected 8 hyper-threaded processors. However, the extra hyper-threaded processors will not be used by default. Parallel Compilation will use 4 of the 4 physical processors detected instead.
Critical Warning (332012): Synopsys Design Constraints File file not found: 'top.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design.
Info (332142): No user constrained base clocks found in the design. Calling "derive_clocks -period 1.0"
Info (332105): Deriving Clocks
    Info (332105): create_clock -period 1.000 -name ADCclk:u1|sclk ADCclk:u1|sclk
    Info (332105): create_clock -period 1.000 -name iCLK_50 iCLK_50
    Info (332105): create_clock -period 1.000 -name dac:dac1|sclk dac:dac1|sclk
Info: Found TIMEQUEST_REPORT_SCRIPT_INCLUDE_DEFAULT_ANALYSIS = ON
Info: Analyzing Slow Model
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -1.945
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -1.945       -99.183 ADCclk:u1|sclk 
    Info (332119):    -1.303       -50.459 dac:dac1|sclk 
    Info (332119):     0.253         0.000 iCLK_50 
Info (332146): Worst-case hold slack is -2.731
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -2.731        -2.731 iCLK_50 
    Info (332119):     0.391         0.000 ADCclk:u1|sclk 
    Info (332119):     0.409         0.000 dac:dac1|sclk 
Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is -1.380
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -1.380        -5.380 iCLK_50 
    Info (332119):    -0.500       -71.000 ADCclk:u1|sclk 
    Info (332119):    -0.500       -41.000 dac:dac1|sclk 
Info (332001): The selected device family is not supported by the report_metastability command.
Info: Analyzing Fast Model
Critical Warning (332148): Timing requirements not met
Info (332146): Worst-case setup slack is -0.438
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -0.438       -13.402 ADCclk:u1|sclk 
    Info (332119):    -0.114        -3.408 dac:dac1|sclk 
    Info (332119):     0.642         0.000 iCLK_50 
Info (332146): Worst-case hold slack is -1.721
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -1.721        -1.721 iCLK_50 
    Info (332119):     0.205         0.000 dac:dac1|sclk 
    Info (332119):     0.215         0.000 ADCclk:u1|sclk 
Info (332140): No Recovery paths to report
Info (332140): No Removal paths to report
Info (332146): Worst-case minimum pulse width slack is -1.380
    Info (332119):     Slack End Point TNS Clock 
    Info (332119): ========= ============= =====================
    Info (332119):    -1.380        -5.380 iCLK_50 
    Info (332119):    -0.500       -71.000 ADCclk:u1|sclk 
    Info (332119):    -0.500       -41.000 dac:dac1|sclk 
Info (332001): The selected device family is not supported by the report_metastability command.
Info (332102): Design is not fully constrained for setup requirements
Info (332102): Design is not fully constrained for hold requirements
Info: Quartus II 64-Bit TimeQuest Timing Analyzer was successful. 0 errors, 3 warnings
    Info: Peak virtual memory: 464 megabytes
    Info: Processing ended: Sun Sep 21 16:54:58 2014
    Info: Elapsed time: 00:00:05
    Info: Total CPU time (on all processors): 00:00:02


